Claims (2)
а оэ Изобретение относитс к вьгчислительной технике, в частности к устройствам дл сопр жени абонентов с ЦВМ, и может быть использовано в информационно-управл ющих системах. Цель изобретени - повышение быстродействи устройства, На фиг. 1 представлена структурна схема устройства, на фиг. 2 схема блока синхронизации на фиг.Зсхема арифметического блока, на фиг. 4 схема блока модификации. Устройство дл сопр жени абонен ,тов с ЦВМ содержит блок 1 управлени вход 2 запуска устройства, первый регистр 3, вход 4 адреса канала устройства , арифметический блок 5, информационный выход 6 устройства,второй регистр 7, блок 8 пам ти, блок 9 модификации адреса, блок 10 синхронизации , счетчик 11, состо щий из младших разр дов 12 и старших разр дов 13, коммутатор 14, аналого-цифровой преобразователь 15, триггер 16, первый элемент И 17, второй эле мент И- 18, первый элемент ИЛИ 19, второй элемент ИЛИ 20, третий элемент ИЛИ 21, блок 22 усилителей. Блок синхронизации содержит (фиг. 2) датчик 23 тактов, определ ющий последовательность выполнени элементарных операций, схемы 24 объ динени сигналов, поступающих дл выполнени одинаковых элементарных операций, схему 25 пуска-останова, регламентирующую начало и конец работы блока синхронизации по програм ме, и генератор 26, задающий тактовую частоту работы блока синхрониза ции. Блок управлени или блок синхронизации , первым обратившийс в блок 8 пам ти, выдает сигналы 27 и 28 за н тости в другой блок, который может обратитьс к блоку 8 пам ти пос сн ти этих сигналов. Арифметический блок 5 (фиг. З) содержит сумматор 29, регистры 30 и 31 дл хранени чисел, над которы ми производ тс действи , и регистр 32 результата дл запоминани получаемого результата. Управл ющие CHI налы, поступающие по шине ЗЗ, управ л ют записью входной информации, по ступающей через элемент ИЛИ 34 в регистр 30 и в регистры 31 и 32, и выполнением элементарных операций. Блок 9 модификации адреса предназначен дл формировани нового ко да адреса на базе основного кода адреса . Он содержит (фиг. 4) регистр 35 адреса, триггер 36 модификации. Коды старших разр дов 13 счетчика 11 и первого регистра 3, поступающие по входным шинам 37 и 38, записьшаютс в регистр 35 адреса через элемент ИЛИ 39, Управл ющие сигналы, поступающие по шине 40, управл ют записью в регистр 35 адреса и состо нием триггера 36 модификации. Кодом адреса вл етс выходной код регистра 35 адреса и триггера 36, поступающий в блок 8 пам ти по шине 41. Модификаци адреса 41 в этой схеме осуществл етс изменением состо ни i триггера 36. Устройство работает следующим образом . Блок 10 синхронизации вырабатьшает импульсы стабильной частоты, поступающие на счетчик 11, код которого характеризует текущее врем Старшие разр ды 13 счетчика 11 управл ют работой коммутатора 14, который осуществл ет подключение определенного канала аналогового ввода к входу аналого-цифрового преобразовател 15. Поэтому код старших разр дов 13 счетчика 11 вл етс кодом номера подключаемого канала аналогового ввода и одновременно кодом времени окончани преобразовани предыдущего номера канала. Врем преобразовани аналого-цифрового преобразовател 15 по каждому из каналов равно периоду следовани сигналов переполнени младших разр дов I2 счетчика 11. Частота повторени состо ний старших разр дов 13 счетчика 11 посто нна и, следовательно, каналы аналогового ввода циклически подключаютс к входу аналого-цифрового преобразовател 15. После окончани преобразовани К-й аналоговой величины сигнал переполнени младших разр дов 12 счетчика II включает в работу блок 10 синхронизации, который устанавливает триггер 16 в единичное состо ние , и полу 1енный код аналоговой величины с выхода аналого-цифрового преобразовател 15 поступает на информационный вход блока 8 пам ти че .рез первьш элемент И 17 и третий элемент ИЛИ and oe The invention relates to computing technology, in particular, to devices for interfacing subscribers with a digital computer, and can be used in information and control systems. The purpose of the invention is to increase the speed of the device. FIG. 1 shows a block diagram of the device; FIG. 2 is a diagram of a synchronization unit in FIG. A schematic of an arithmetic unit; FIG. 4 block diagram modification. A device for interfacing a subscriber with a digital computer contains a block 1 of control device input 2, a first register 3, a device channel address input 4, an arithmetic unit 5, a device information output 6, a second register 7, a memory block 8, an address modification block 9 , synchronization unit 10, counter 11, consisting of low-order bits 12 and higher-order bits 13, switch 14, analog-to-digital converter 15, trigger 16, first element AND 17, second element I- 18, first element OR 19, the second element OR 20, the third element OR 21, the block 22 amplifiers. The synchronization unit contains (FIG. 2) a clock sensor 23 determining the sequence of performing elementary operations, a signal coupling circuit 24 arriving to perform the same elementary operations, a start-stop circuit 25 regulating the beginning and end of the synchronization unit operation according to the program, and oscillator 26, which sets the clock frequency of the synchronization unit. The control unit or the synchronization unit, which first accessed in memory block 8, outputs signals 27 and 28 to another block, which may refer to memory block 8 for the removal of these signals. The arithmetic unit 5 (FIG. 3) contains an adder 29, registers 30 and 31 for storing the numbers on which the actions are performed, and a result register 32 for storing the result obtained. The CHI control chips received via the EZ bus control the writing of input information, which is transmitted through the OR 34 element to the register 30 and to the registers 31 and 32, and the execution of elementary operations. The address modification block 9 is designed to form a new address code based on the main address code. It contains (Fig. 4) the address register 35, the trigger 36 of the modification. The high-order codes 13 of the counter 11 and the first register 3, received on the input buses 37 and 38, are recorded in the address register 35 through the OR element 39, the control signals on the bus 40, control the writing to the address register 35 and the state of the trigger 36 modifications. The address code is the output code of the address register 35 and the trigger 36, which is fed to the memory block 8 via the bus 41. The modification of the address 41 in this scheme is carried out by changing the state i of the trigger 36. The device works as follows. The synchronization unit 10 generates stable frequency pulses fed to the counter 11, the code of which characterizes the current time. The upper bits 13 of the counter 11 control the operation of the switch 14, which connects a certain analog input channel to the input of the analog-digital converter 15. Therefore, the code of the higher bits DTC 13 of counter 11 is the code number of the connected analog input channel and at the same time the time code for the conversion of the previous channel number. The conversion time of the analog-digital converter 15 over each of the channels is equal to the period of the overflow signals of the lower bits I2 of the counter 11. The repetition frequency of the states of the higher bits 13 of the counter 11 is constant and, therefore, the analog input channels are cyclically connected to the input of the analog-digital converter 15. After the completion of the conversion of the K-th analog value, the overflow signal of the lower bits 12 of the counter II turns on the synchronization unit 10, which sets the trigger 16 to one state. The second and the same code of the analog value from the output of the analog-digital converter 15 is fed to the information input of the memory block 8 memory. The first element is AND 17 and the third element is OR
2. Блок 9 модификации адреса по состо нию старших разр дов 13 счетчика 11 и по сигналу управлени блока 10 синхронизации через первый эл мент ИЛИ 19 формирует код адреса К-го канала, который поступает на адресный вход блока 8 пам ти. По сигналам блока 10 синхронизации, по ступающим в блок 8 пам ти через вто рой элемент ИЛИ 20, осуществл етс выборка из блока В пам ти и запись во второй регистр 7 кода К-й аналоговой величины, полученного в предыдущем цикле, и по этому же коду адреса записываетс в блок 8 пам ти код К-й аналоговой величины, полученный в текущем цикле. Затем сигналом управлени блока 10 синхронизации триггер 16 устанавливаетс в нулевое состо ние и с выхода второго регистра 7 код К-ой величины,полученный в предыдущем цикле, поступает на информационный вход блока 8 пам ти через второй элемент И 18 и третий элемент ИЛИ 21. После этого по сигналам блока 10 синхронизации в блоке 9 модифика ции адреса модифицируетс адрес К-г канала и код аналоговой величины К-го канала,.полученный в предыдущем цикле, записываетс в блоке 8 пам ти. Процесс формировани информации по остальным каналам осуществл етс аналогично. Таким образом, в блоке пам ти по каждому каналу 1ПОСТОЯННО хран тс коды аналоговой величины, полученные в текущем и предьщущих циклах преобразовани . В произвольный момент времени ЦВМ записывает в первый регистр 3 код номера К-го канала запраишваемой ве личины и в блок I управлени поступает управл ющий сигнал запроса. Блок 1 управлени включаетс в работу и вырабатьшает управл ющие сиг налы, по KOTOj5biM через первый элемент ИЛИ 19 из блока 9 модификации адреса на адресный вход блока 8 пам ти поступает код адреса К-го кана ла, и по этому адресу из блока 8 па м ти считываетс код К-й аналоговой величины, .полученный в последнем ци ле преобразовани , и записьшаетс в арифметический блок 5, Затем адрес модифицируетс в блоке 9 модификаци адреса и из блока 8 пам ти в ариф метический блок 5 записываетс код К-й аналоговой величины, полученный в предыдущем цикле преобразовани , и определ етс код разности, пропор циональный скорости изменени анало говой величины К-го канала. По коду номера запрашиваемого канала, хран щемус в первом регистре 3 и соответствующему моменту времени окончани преобразовани по К-му каналу, и по коду текущего времени, поступающему из счетчика 11, определ етс код интервала времени запаздывани NAt текущего момента времени относительно момента окончани преобразовани по этому каналу: - ., при N NP р) при , где N - код счетчика П; N-. - код первого регистра 3; N - максимальный код старших разр дов 13 счетчика 1 1 . После этого в арифметическом блоке 5 код скорости умножаетс на код времени запаздывани и суммируетс с кодом аналоговой величины, полученным в последнем цикле преобразовани . Результирующий код выдаетс в ЦВМ. Во врем обращени к блоку 8 пам ти блок 1 управлени и блок 10 синхронизации обмениваютс сигналами зан тости. Аналогично производитс обслуживание запросов ЦВМ по другим каналам. Формула изобретени Устройство дл сопр жени абонен тов с ЦВМ, содержащее коммутатор, блок усилителей, аналого-цифровой преобразователь, арифметический блок, блок пам ти, счетчик, первый регистр и блок управлени , причем аналоговые выходы абонентов подключены к входу блока усилителей, выход которого подключен к информационному входу коммутатора , выход которого подключен к аналоговому входу аналого-цифрового преобразовател , выход арифметического блока подключен к информационному входу ЦВМ, информационный выход счетчика подключен к первому информационному входу арифметического блока, второй информационный и разрешающий входы которого подключены соответственно к выходу блока пам ти и к первому выходу блока управлени , вход запуска которого подключен к выходу запуска ЦВМ, выход блока моификации адреса подключен к адресному входу блока пам ти, выход первого регистра подключей к первому информационному входу блока модификации адреса, вход первого регистpa подключен к выходу адреса канала ЦВМ, отличающеес тем, что, с целью повышени быстродействи , в него введены второй регистр, блок синхронизации, триггер, первый , второй элементы И и с первого по третий элементы ИЛИ, причем второй выход блока управлени подключен к входу разрешени блока синхронизации , первый выход блока синхронизации подключен к входу разрешени блока управлени , третий информационный вход арифметического блока подключен к выходу первого регистра, вход запуска блока синхронизации подключен к выходу переноса младших разр дов счетчика, с второго по седьмой выходы блока синхронизации подключены соответственно к нулевому и единичному входам триггера , к разрешающему входу аналогоцифрового преобразовател , к счетному входу счетчика и к первым входам первого и второго элементов ИЛИ,третий и четвертый выходы блока управлени подключены к вторым входам первого и второго элементов ИЛИ, выход первого элемента ИЛИ подключен к входу разрешени блока модификации адреса, второй информационный вход которого и управл ющий вход коммутатора соединены с выходом старших разр дов счетчика, выход второго элемента ИЛИ подключен к разрешающемз входу блока пам ти, информационный вход которого подключен к выходу третьего элемента ИЛИ, первый, второй входы которого подключены к выходам первого и второго элементов И, первые входы которых соединены соответственно с единичным и нулевым выходами триггера, вторые входы первого и второго элементов И подключены соответственно к выходам аналогоцифрового преобразовател и второго регистра , вход которого подключен к выходу блока пам ти .2. Block 9 of modification of the address according to the state of the higher bits 13 of the counter 11 and the control signal of the synchronization unit 10 through the first element OR 19 generates the address code of the K-th channel, which is fed to the address input of the memory block 8. According to the signals of the synchronization unit 10, arriving in the memory unit 8 through the second element OR 20, a sample is taken from the memory unit B and written into the second register 7 of the code of the K-th analog value obtained in the previous cycle, and according to the same The address code is written to block 8 of memory, the code of the K-th analog value obtained in the current cycle. Then, the control signal of the synchronization unit 10 trigger 16 is set to the zero state and, from the output of the second register 7, the K-th value code obtained in the previous cycle is fed to the information input of the memory block 8 through the second element 18 and the third element OR 21. After According to the signals from the synchronization unit 10 in the address modification unit 9, the K-channel address is modified and the analog value code of the K-th channel obtained in the previous cycle is recorded in memory unit 8. The process of generating information on the remaining channels is carried out similarly. Thus, in the memory block for each channel, the analog value codes obtained in the current and previous conversion cycles are CONSTANTLY stored. At an arbitrary time, the digital computer writes in the first register 3 the code of the K-th channel number of the value being written and the control signal of the request is sent to the control unit I. Control unit 1 is activated and produces control signals, via KOTOj5biM, through the first element OR 19 from address modification block 9, the address code of the K-th channel is sent to the address input of memory block 8, and at this address from block 8 par. When the code of the K-th analog value read in the last conversion cycle is read and written into the arithmetic unit 5, the address is then modified in block 9 the address modification and the code of the K-th analog variable is written from the memory block 8 to the arithmetic block 5 obtained in the previous cycle conversion This is determined by the difference code, which is proportional to the rate of change of the analog value of the Kth channel. The code of the requested channel, stored in the first register 3 and the corresponding time of conversion end on the K-th channel, and the current time code received from counter 11, determines the code of the time lag NAt of the current time point relative to the end of the conversion by this channel: -., with N NP p) with, where N is the counter code P; N-. - code of the first register 3; N is the maximum code of the higher bits 13 of the counter 1 1. Thereafter, in the arithmetic unit 5, the speed code is multiplied by the time delay code and added to the analog value code obtained in the last conversion cycle. The resulting code is issued in the digital computer. During the access to the memory block 8, the control block 1 and the synchronization block 10 exchange busy signals. Similarly, servicing of digital computer requests via other channels is performed. The invention device for interfacing subscribers with a digital computer, comprising a switch, an amplifier unit, an analog-to-digital converter, an arithmetic unit, a memory unit, a counter, a first register and a control unit, the analog outputs of subscribers connected to the input of the amplifier unit whose output to the information input of the switch, the output of which is connected to the analog input of the analog-digital converter, the output of the arithmetic unit is connected to the information input of the digital computer, information output of the counter n to the first information input of the arithmetic unit, the second information and enabling inputs of which are connected respectively to the output of the memory block and to the first output of the control unit, the start input of which is connected to the start output of the digital computer, the output of the addressing block of the address, The first register is connected to the first information input of the address modification block, the input of the first register is connected to the output of the address of the channel of the digital computer, characterized in that, in order to improve speed, The second register, the synchronization unit, the trigger, the first, the second elements AND and the first to the third elements OR, the second output of the control unit connected to the enable input of the synchronization unit, the first output of the synchronization unit connected to the enable input of the control unit, the third information input of the arithmetic unit connected to the output of the first register, the trigger input of the synchronization unit is connected to the transfer output of the lower bits of the counter, from the second to the seventh outputs of the synchronization unit are connected respectively to zero to the single and trigger inputs, to the enable input of the analog-digital converter, to the counter input of the counter and to the first inputs of the first and second elements OR, the third and fourth outputs of the control unit are connected to the second inputs of the first and second elements OR, the output of the first element OR is connected to the resolution input the address modification block, the second information input of which and the control input of the switch are connected to the output of the higher bits of the counter, the output of the second OR element is connected to the permitting input of the memory block The information input of which is connected to the output of the third element OR, the first, second inputs of which are connected to the outputs of the first and second elements AND, the first inputs of which are connected respectively to the single and zero outputs of the trigger, the second inputs of the first and second elements AND are connected respectively to the outputs of the analog-digital converter and a second register whose input is connected to the output of the memory unit.
Фи&ЛPhil
ТT
фие.г o/n2f/2}fie.gr o / n2f / 2}
ВAT
/ч/ h
4141
4f4f
3535
JffJff
ттtt
J8 J8
0 фиеЛ0 fieL