SU1397968A1 - Buffer storage - Google Patents
Buffer storage Download PDFInfo
- Publication number
- SU1397968A1 SU1397968A1 SU864147550A SU4147550A SU1397968A1 SU 1397968 A1 SU1397968 A1 SU 1397968A1 SU 864147550 A SU864147550 A SU 864147550A SU 4147550 A SU4147550 A SU 4147550A SU 1397968 A1 SU1397968 A1 SU 1397968A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- counter
- information
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в системах передачи и приема данных, в частности, при обработке информации от абонентов в пор дке ее поступлени . Целью изобретени вл етс повышение достоверности функционировани устройства. Устройство содержит блок пам ти, счетчик адреса, регистр числа, первый и второй блоки сравнени , счетчик повторений , распределитель импульсов, триггер , элементы И, ИЛИ, И-НЕ, элементы задержки. Цель изобретени достигаетс записью по каждому адресу накопител контрольного кода количества тактов устройства с одинаковой информацией на входах. При считывании контрольный код поступает на одни входы блока сравнени , другие входы которого соединены с выходами счетчика- повторений. В случае несравнени блокируетс работа счетчика адреса и разрешаетс инкременти- рование счетчика повторений до момента сравнени . В результате информаци на выходе устройства остаетс без изменений в течение времени, задаваемого контрольным кодом. 1 ил. слThe invention relates to computing and can be used in data transmission and reception systems, in particular, in the processing of information from subscribers in the order of its receipt. The aim of the invention is to increase the reliability of the operation of the device. The device contains a memory block, an address counter, a number register, first and second comparison blocks, a repetition counter, a pulse distributor, a trigger, AND, OR, NAND, delay elements. The purpose of the invention is achieved by recording at each address of the accumulator a control code of the number of device cycles with the same information at the inputs. When reading, the control code goes to one input of the comparison unit, the other inputs of which are connected to the outputs of the counter-repetition. In the case of incomparison, the operation of the address counter is blocked and the increment of the repetition counter up to the moment of comparison is allowed. As a result, the information on the output of the device remains unchanged for the time specified by the control code. 1 il. cl
Description
0000
фf
-sj-sj
соwith
05 0005 00
Изобретение относитс к вычислительной технике и может: быть использовано в системах передачи и приема данных, в частности при обработке информации от абонентов в пор дке ее поступлени .The invention relates to computing and can: be used in data transmission and reception systems, in particular, in processing information from subscribers in the order of its receipt.
Целью изобретени вл етс повышение достоверности функционировани устройства.The aim of the invention is to increase the reliability of the operation of the device.
На чертеже представлена структурна схема запоминающего устройства.The drawing shows a block diagram of a storage device.
Устройство содержит накопитель 1, блок 2 записи, блок 3 считывани , счетчик 4 адреса, дешифратор 5, блоки 6 и 6j гравнени , счетчик 7 повторений, элементы И 8,-84, элементы ИЛИ 9, и 9, элемент НЕ 10, регистр 11 числа, триггер 12, элемен- 13, и 13 задержки, элемент И-НЕ 14 вход 15 записи, вход 16 считывани , информационные входы 17 и выходы 18. Блоки 1,2,3 и 5 объединены в блок 19 пам ти, а элементы 8, и 10 в распределитель 20 импульсов.The device contains a drive 1, a write block 2, a read block 3, an address counter 4, a decoder 5, equalization blocks 6 and 6j, a repetition counter 7, elements AND 8, -84, elements OR 9, and 9, element 10, register 11 numbers, trigger 12, elements 13, and 13 delays, AND-NOT element 14 input entry 15, input 16 readout, information inputs 17 and outputs 18. Blocks 1,2,3 and 5 are combined in memory block 19, and elements 8, and 10 in the distributor 20 pulses.
В качестве триггера 12 могут быть использованы RS-триггеры или счетные триггеры. В первом случае S-вход триггера должен быть соединен с выходом элемента И 8, а R-вход - с выходом второго элемента 13 задержки. Если использован счетный триггер, то S-вход должен быть соединен с выходом элемента И 8, а тактовый вход - с выходом второго элемента 13J задержки.As trigger 12, RS-triggers or counting triggers can be used. In the first case, the S-input of the trigger must be connected to the output of the element And 8, and the R-input - with the output of the second delay element 13. If a counting trigger is used, the S-input must be connected to the output of the AND 8 element, and the clock input to the output of the second delay element 13J.
Устройство работает следующим образом .The device works as follows.
Перед работой счетчик 4, регистр 11, счетчик 7 и триггер 12 обнул ютс . На выходе триггера 12 - высокий логический уровень. Входна информаци параллельным кодом поступает одновременно на информационные входы входного регистра 11 и на входы второго блока 6 сравнени . Второй блок 6j сравнени сравнивает информацию, записанную во входной регистр 11 числа в предыдущем такте записи с той информацией, котора по вилась на входах устройства к приходу последующего синхроимпульса записи. В случае , если к последующему такту записи информаци на входах устройства измениласв хот бы в одном рагзр де своей кодовой комбинаций, то высокий логически уровень с выxcvIa второго блока 6 сравнерги разрешает прохождение синхроимпульса записи черезBefore operation, counter 4, register 11, counter 7 and trigger 12 are zeroed out. At the output of trigger 12 - a high logic level. The input information is transmitted by a parallel code simultaneously to the information inputs of the input register 11 and to the inputs of the second comparison unit 6. The second comparison unit 6j compares the information recorded in the input register of the 11th number in the previous recording cycle with the information that appeared on the device inputs to the arrival of the subsequent recording clock. In the event that the subsequent recording cycle of information at the device inputs changes in at least one code sequence, the high logical level from the output of the second block 6 allows the passage of a sync pulse through
00
5five
00
5five
00
5five
00
5five
00
5five
первый элемент И 8,, второй элемент ИЛИ 9 на счетный вход счетчика 4 адреса, который формирует новый адрес дл записи слова входной информации . Кроме того, синхроимпульс за- си с выхода второго элемента ИЛИ 9 через первый элемент 13, задержки поступает на синхровход блока 2 записи, при этом информаци с выходов регистра 11 числа переписываетс в основные , а показани счетчика 7 - в дополнительные разр ды чейки накопител 1. Через первый 13, и второй 13 элементы задержки синхроимпульс записи поступает на вход Сброс счетчика 7, тем самым обнул его, и на синхровход регистра 11 числа, при этом информаци , присутствующа в этот момент на входах устройства, запишетс в регистр. Дальнейша запись новых кодовых комбинаций происходит аналогично.the first element AND 8 ,, the second element OR 9 on the counting input of the counter 4 addresses, which forms a new address for recording the word of input information. In addition, the clock sync pulse from the output of the second element OR 9 through the first element 13, the delays go to the synchronization input of block 2 of the record, while the information from the outputs of the register of the 11th number is copied to the main ones, and the readings of the counter 7 to the additional bits of the storage cell 1 Through the first 13 and second 13 delay elements, the write clock arrives at the Reset input of counter 7, thereby swaddling it, and the register synchronizes the 11th number, and the information present at that moment at the device inputs will be written to the register. Further recording of new code combinations is similar.
Если же, начина с какого-то момента времени, входна информаци остаетс неизменной в течение нескольких тактов записи, то, по вившись на входах устройства впервые с приходом очередного синхроимпульса записи, она запишетс в регистр 11 числа, после чего второй блок 6 сравнени сигналом низкого логического уровн со своего выхода, заблокировав первый элемент И 8,, запретит прохождение последующих синхроимпульсов аписи на счетный вход счетчика 4 адреса и другие узлы устройства.If, starting from a certain point in time, the input information remains unchanged for several recording cycles, then, having appeared at the inputs of the device for the first time with the arrival of the next recording clock, it will be recorded in the 11th register, after which the second comparison unit 6 with a low signal the logical level from its output, blocking the first element I 8, will prohibit the passage of subsequent sync pulses of the recording to the counting input of the counter 4 addresses and other nodes of the device.
Н изкий логический уровень на выходе второго блока 6 сравнени инвертируетс элементом И-НЕ 14. Высокий логический уроЪёнь с его выхода разблокирует второй элемент И 8, благодар чему синхроимпульс записи через первый элемент ИЛИ 9, поступит на счетньй вход счетчика 7 повторений , который считает количество тактов повтор ющейс информации, и первый вход триггера 12, переключа его в единичное состо ние. При этом на выходе триггера устанавливаетс низкий логический уровень.The lower logical level at the output of the second comparison unit 6 is inverted by the AND-NOT element 14. A high logical level from its output unlocks the second element AND 8, so that the recording clock through the first element OR 9 goes to the counting input of the repeat counter 7, which counts the number cycles of repeating information, and the first input of the trigger 12, switching it to one state. At the same time, a low logic level is set at the output of the trigger.
Как только входна информаци изменитс , то к приходу синхроимпульса записи второй блок 6 сравнени сигналом высокого логического уровн со своего выхода разрешит прохождение синхроимпульса записи через первый элемент И 8 на узлы устройства, одновременно,с этим разрешив прохождение синхроимпульса записи на счетный вход счетчика 7, поскольку ото- рой элемент И Выбудет открыт сигналом высокого логического уровн , поступающим на его второй вход с выхода элемента И-НЕ 14, Под воздействием этого синхроимпульса содержимое счетчика 7 увеличиваетс на единицу. С выхода первого элемента И 8« синхроимпульс записи через элемент г1ПИ 92 поступает на счетный вход счетчика 4 адреса, где сформируетс адрес дл записи повтор ющейс кодовой нации. Кроме этого, через некоторое ВЕСМЯ, определ емое первым элементом 13, задержки, этот же синхроимпульс поступит на блок 2 записи, при этом информаци с выхода регистра 11 числа переписываетс в основные, а показани счетчика 7 - в дополнительные разр ды чейки пам ти накопител 1. Еще более задержанный вторым элементом 13 задержки синхроимпульс записи поступает на второй вход триггера 12, возвраща его в исходное состо ние (высокий логический уровень на выходе), на вход Сброс счетчика 7 повторений, тем самым обнул его, и на синхровход записи в регистр 11 числа. При этом в регистр записываетс нова информаци . Величину задержки сГ, и сГ , на которую настраиваютс соответственно первый 13, и второй 13 элементы задержки , необходимо выбирать исход из того, что сначала необходимо сформировать адрес, по которому запишетс информаци , затем после окончани переходных процессов в регистре адреса переписать в накопитель, имеющий основные и дополнительные разр ды чеек пам ти, информацию с регистра 11 числа и счетчика 7 повторени , после чего обнулить счетчик и записать во входной регистр новую информацию .As soon as the input information changes, by the arrival of the write clock, the second comparison unit 6 with a high logic level signal from its output will allow the write clock to pass through the first And 8 element to the device nodes, simultaneously allowing the write clock to pass to the counting input of the counter 7, since the device element AND will be opened by a high logic level signal arriving at its second input from the output of the AND-14 element. Under the influence of this sync pulse, the contents of counter 7 increase is one. From the output of the first element And the 8 ' sync pulse, via the element g1PI 92, arrives at the counting input of the 4 address counter, where the address for recording the repeated code nation is formed. In addition, after some EFFECT, determined by the first element 13, the delays, the same sync pulse will go to block 2 of the record, while the information from the output of the 11th register of the number is copied to the main ones, and the readings of the counter 7 to the additional bits of the memory cell 1 The record clock, which is even more delayed by the second delay element 13, arrives at the second input of the trigger 12, returning it to the initial state (high logic level at the output), at the input Reset of the repetition counter 7, thereby resetting it, and register 11 numbers. In this case, new information is written to the register. The delay time cG and cG, to which the first 13 and second 13 delay elements are set, respectively, must be chosen based on the fact that you first need to form an address at which information is written, then, after the end of transients in the address register, rewrite into a drive having the main and additional bits of the memory cells, information from the register of the 11th number and the counter 7 of the repetition, then reset the counter and write to the input register the new information.
Считывание информации из устройства производитс следующим образом. Из внешнего устройства на вход считывани поступают синхроимпульсы, каждый из которых соответствует одному такту выходной информации. Считывание информации производитс по заднему фронту импульса считывани . Если в дополнительных разр дах накопител 1 записаны нули, т,е. информаци не повтор лась, то на выходе первого блока 6, сравнени по витс Information is read from the device as follows. Sync pulses are received from the external device, each of which corresponds to one clock cycle of the output information. Information is read on the rising edge of the read pulse. If in additional bits of accumulator 1 zeros are written, m, e. the information is not repeated, then at the output of the first block 6,
сигнал высокого логического уровн (счетчик 7 перед работой обнул етс ), разреша прохождение синхроимпульсов считывани через четвертый элемент И 8 и второй элемент ИЛИ 9, на счетный вход счетчика 4 адреса, который по переднему фронту импульса считывани формирует адрес чейкиa high logic level signal (counter 7 is zeroed before operation), allowing the passage of read sync pulses through the fourth element AND 8 and the second element OR 9 to the counting input of the address counter 4, which forms the cell address on the leading edge of the read pulse
накопител , В каждом такте считываетс информаци из следующей по пор дку чейки пам ти накопител 1.drive, In each clock cycle, information is read from the next memory cell of drive 1.
Если в очередной чейке в допол- нитедьных разр дах записано какоелибо значение, то на выходе первого блока 6, сравнени по витс низкий логический уровень, четвертый элемент И 84 будет заблокирован, импульсы считывани не смогут поступатьIf the next cell contains some value in the additional bits, then at the output of the first block 6, the comparison is low, the fourth element And 84 will be blocked, the read pulses will not be able to arrive.
на счетный вход счетчика 4 адреса. Низкий логический уровень с выхода первого блока 6, сравнени инвертируетс элементом НЕ 10, разблокиру тем самым третий элемент И 8,, черезThe counting input counter 4 addresses. Low logic level from the output of the first block 6, the comparison is inverted by the element NOT 10, thereby unlocking the third element AND 8, through
который импульсы считывани поступает на первый элемент ИЛИ 9,, а с него - на счетный вход счетчика 7, Счет тактов синхроимпульсов считывани продолжаетс до момента совпадени which read pulses go to the first element OR 9, and from it to the counting input of counter 7, the clock clock count continues until the moment of coincidence
значени счетчика 7 со значением, записанным в дополнительных разр дах чейки пам ти накопител 1, При совпадении работа продолжаетс аналогично описанному, сигнал с выхода второго элемента ИЛИ 9 сбросит показани the value of counter 7 with the value recorded in the additional bits of the memory cell of accumulator 1. If it coincides, the operation continues as described, the signal from the output of the second element OR 9 will reset
счетчика 7.counter 7.
ff
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147550A SU1397968A1 (en) | 1986-11-17 | 1986-11-17 | Buffer storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147550A SU1397968A1 (en) | 1986-11-17 | 1986-11-17 | Buffer storage |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1397968A1 true SU1397968A1 (en) | 1988-05-23 |
Family
ID=21267653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864147550A SU1397968A1 (en) | 1986-11-17 | 1986-11-17 | Buffer storage |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1397968A1 (en) |
-
1986
- 1986-11-17 SU SU864147550A patent/SU1397968A1/en active
Non-Patent Citations (1)
Title |
---|
Патент DE № 1268652, кл. G 11 С 11/00, 1968. Авторское свидетельство СССР № 1177856, кл. G 11 С 11/00, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1397968A1 (en) | Buffer storage | |
SU1257700A2 (en) | Storage | |
SU1177856A1 (en) | Storage | |
SU1332383A1 (en) | Serial-access buffer storage unit | |
SU1425632A1 (en) | Device for delaying multiplexed digital information | |
SU1383326A1 (en) | Device for programmed delay of information | |
SU1046935A1 (en) | Scaling device | |
SU1226528A1 (en) | Buffer storage | |
RU1803919C (en) | Device for processing messages | |
SU496604A1 (en) | Memory device | |
SU1536366A1 (en) | Device for information input/output device | |
SU858104A1 (en) | Logic storage device | |
SU1524093A1 (en) | Buffer storage | |
SU1277092A1 (en) | Device for sorting numbers | |
RU2059338C1 (en) | Pulse tracing selector according to their period | |
SU1290423A1 (en) | Buffer storage | |
SU1278868A1 (en) | Interface for linking computer with peripheral unit | |
SU1287254A1 (en) | Programmable pulse generator | |
SU1319077A1 (en) | Storage | |
SU1290327A1 (en) | Device for generating interruption signal | |
SU1478210A1 (en) | Data sorting unit | |
SU1264239A1 (en) | Buffer storage | |
SU1026163A1 (en) | Information writing/readout control device | |
RU1789993C (en) | Device for editing table elements | |
SU1388951A1 (en) | Buffer storage device |