SU1177856A1 - Storage - Google Patents

Storage Download PDF

Info

Publication number
SU1177856A1
SU1177856A1 SU843707187A SU3707187A SU1177856A1 SU 1177856 A1 SU1177856 A1 SU 1177856A1 SU 843707187 A SU843707187 A SU 843707187A SU 3707187 A SU3707187 A SU 3707187A SU 1177856 A1 SU1177856 A1 SU 1177856A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
output
outputs
elements
Prior art date
Application number
SU843707187A
Other languages
Russian (ru)
Inventor
Виктор Гаврилович Околотенко
Михаил Степанович Семененко
Александр Евгеньевич Горбель
Василий Иванович Петренко
Original Assignee
Предприятие П/Я М-5156
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5156 filed Critical Предприятие П/Я М-5156
Priority to SU843707187A priority Critical patent/SU1177856A1/en
Application granted granted Critical
Publication of SU1177856A1 publication Critical patent/SU1177856A1/en

Links

Landscapes

  • Pulse Circuits (AREA)

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные блок записи, накопитель и блок считьгоани , первый блок сравнени , счетчик, элементы И с первого по четвертый, первый и второй элементы ИЛИ, первый и второй элементы НЕ, дешифратор и регистр адреса, выходы которого соединены с выходами дешифратора , выходы которого подключенык входам накопител , выход первого элемента НЕ соединен с первым входом второго элемента И, второй вход которого и первый вход первого элемента И  вл ютс  входом записи устройст, ва, выходы, второго и третьего элементов И соединены с входами первого элемента ИЛИ, выход которого подключен к счетному входу счетчика, выходы которого соединены с одними из информационных входов блока записи и с одними из входов первого блока сравнени , другие входы которого соединены с выходами блока считывани , выход первого блока сравнени  соединен с входом второго элемента НЕ и с одним из входов четвертого элемента И, выход второго элемента НЕ соединен с одним из входов третьего элемента И, другие входы третьего и четвертого элементов И  вл ютс  входом считывани  устройства, выходы первого и четвертого элементов И соединены с входами второго элемента ИЛИ, выход которого соединен с входом регистра адреса, отличающеес  тем, что, с целью повышени  информационной с емкости устройства, в него введены регистр числа, второй блок сравнени  (Л и два элемента задержки, причем инфорс мационные входы регистра-числа и одни из входов второго блока сравнени  соединены и  вл ютс  входами устройств ва, выходы регистра числа соединены с другими информационными входами блока записи и другими входами второго ч блока сравнени , выход которого сое- дине:н с входом первого элемента НЕ 00 и вторым входом первого элемента И, Сл выход второго элемента ИЛИ через перО вый элемент задержки соединен с входом синхронизации блока записи и рходом второго элемента задержки, выход которого подключен к установочному входу счетчика и входу синхронизации регистра числа.A STORAGE DEVICE containing a series-connected recording unit, a storage unit and a matchpoint unit, a first comparison unit, a counter, AND elements 1 through 4, first and second elements OR, first and second elements NOT, a decoder and an address register, whose outputs are connected to the outputs of the decoder , the outputs of which are connected to the inputs of the accumulator, the output of the first element is NOT connected to the first input of the second element AND, the second input of which and the first input of the first element AND are the recording input of the device, va, outputs, second O and the third element I are connected to the inputs of the first element OR, the output of which is connected to the counter input of the counter, the outputs of which are connected to one of the information inputs of the recording unit and one of the inputs of the first comparison unit, the other inputs of which are connected to the outputs of the reading unit, the output of the first the comparison unit is connected to the input of the second element NOT and to one of the inputs of the fourth element I, the output of the second element is NOT connected to one of the inputs of the third element I, the other inputs of the third and fourth elements I are The input read input of the device, the outputs of the first and fourth elements I are connected to the inputs of the second OR element, the output of which is connected to the input of the address register, characterized in that, in order to increase the information from the device’s capacity, a second register is entered into it, and two delay elements, the information inputs of the register-number and one of the inputs of the second comparator unit are connected and are the inputs of the VA devices, the outputs of the number register are connected to the other information inputs of the recording unit and The other inputs of the second comparison unit, the output of which is to the connection: n with the input of the first element HE 00 and the second input of the first element AND, S The output of the second element OR through the first delay element is connected to the synchronization input of the recording unit and the second delay element, output which is connected to the installation input of the counter and the input synchronization register numbers.

Description

Изобретение относитс  к вычисли-, тельной технике и может быть использовано при построении буферных запоминающих устройств в системах передачи и приема данных, в частности, при обработке информации от абоненто в пор дке ее поступлени . Цель изобретени  - повьшение информационной емкости устройства. На чертеже изображена структурна  схема запоминающего устройства. Устройство содержит накопитель 1, блок 2 записи, блок 3 считывани , регистр 4 адреса, дешифратор 5, первый блок 6 сравнени , счетчик 7, элементы И с первого по четвертый , первый 9j и второй 9 эле-, менты ИЛИ, первый 10f и второй lOrj элементы задержки, регистр 11 числа, второй блок 12 сравнени , первый 13, и второй 132 элементы задержки. Устройство работает следующим образом. Входна  информаци  параллельным кодом поступает одновременно на информационные входы регистра 11 и на входы блока 12 сравнени . Блок 12 сравнивает информацию, записанную в регистр 11 в предьщущем такте запи си, с той информацией, котора  по вл етс  на входах устройства к приходу последующего синхроимпульса записи . В случае, если к последнему такт записи информаци  на входах устройст ва измен етс  хот  бы в одном разр де своей кодовой комбинации, то высо кий логический уровень с выхода блока 12 разрешает прохождение синхроимпульса записи через первый элемент И 8, второй элемент ИЛИ 92 на счетный вход регистра 4, который фор мирует новый адрес дл  записи слова входной информации. Кроме того, синхроимпульс записи с выхода второго элемента ИЛИ 9-j через первый элемент 13( задержки поступает на синхр вход блока 2 записи, при этом, информ ци  с выходов регистра 11 переписываетс  в основные, а показани  счетч ка 7 - в дополнительные разр ды  чей ки накопител  1. Через элементы 13 и 132 задержки синхроимпульс записи поступает на вход Сброс счетчика 7 тем самым .обнул   его, и на синхровход регистра 11, при этом информаци , присутствующа  в этот момент на входах устройства, записываетс  в регистр 11. Дальнейша  запись новьк кодовых комбинаций происходит аналогично . Если же, начина  с какого-то момента времени, входна  информаци  остаетс  неизменной в течение не- . скольких тактов записи, то, по вившись на входах устройства впервые, с приходом очередного синхроимпульса записи она запишетс  в регистр 11, после чего блок 12 сигналом низкого логического уровн  со своего выхода, заблокировав первьй элемент И Bj, запретит прохождение последующих синхроимпульсов записи на счетиыйвход регистра 4 и другие блоки устройства . НизКий логический уровень на выходе блока 12 инвертируетс  первым элементом НЕ 10;| . Высокий логический уровень с его выхода разблокирует второй элемент И 8,, благодар  чему синхроимпульсы записи через первы.й элемент ИЛИ 9, поступ т на счетный вход счетчика 7, который считает количество тактов повтор ющейс  информации. Как только входна  информаци , изменитс , то к приходу нового синхроимпульса записи блок 12 сигналом высокого логического уровн  со своего выхода разрешит прохождение синхроимпульса записи через пер- вый элемент ИВ, на блоки устройства, одновременно с этим запретив прохож- дение синхроимпульса записи на счетный вход счетчика 7, поскольку второй элемент И 82 будет заблокирован сигналом низкого логического уровн  с выхода первого элемента НЕ 10. С выхода первого элемента И В j сишхроимпульс записи через элемент ИЛИ 9 поступит на счетный вход регистра 4, где сформируетс  адрес дл  записи повтор ющейс  кодовой комбинации. Кроме того, через некоторое врем , определ емое первым элементом 13.| задержки, этот же синхроимпульс поступит на блок 2, при этом информаци  с выхода регистра 11 переписываетс  в основные, а показани  счетчика 7 - в дополнительные разр ды  чейки пам ти накопител  1. Еще более задержанный вторым элементом 13 задержки синхроимпульс записи поступит на вход Сброс счетчика 7, тем самым обнул   его, и на синхровход записи в регистр 11. При этом в регистр записываетс  нова  информаци . Списывание информации из устройства производитс  следующим образом.The invention relates to computing technology and can be used in building buffer storage devices in data transmission and reception systems, in particular, in processing information from subscribers in the order of its arrival. The purpose of the invention is to increase the information capacity of the device. The drawing shows a block diagram of a storage device. The device contains a drive 1, a write block 2, a read block 3, an address register 4, a decoder 5, a first compare block 6, a counter 7, first to fourth elements, first 9j and second 9 elements OR, first 10f and second lOrj delay elements, number register 11, second comparison block 12, first 13, and second delay elements 132. The device works as follows. The input information is transmitted by a parallel code simultaneously to the information inputs of the register 11 and to the inputs of the comparison unit 12. Block 12 compares the information recorded in register 11 in the previous recording cycle with the information that appears at the device inputs at the arrival of the subsequent recording clock. In the event that by the last recording cycle the information at the inputs of the device changes at least in one bit of its code combination, then the high logic level from the output of block 12 allows the recording clock to pass through the first element AND 8, the second element OR 92 Register 4 input, which forms a new address to write the word input. In addition, the sync pulse from the output of the second element OR 9-j through the first element 13 (delays go to the sync input of block 2 records, while the information from the outputs of register 11 is copied to the main ones, and the counter 7 reads to additional bits whose storage device 1. Through the delay elements 13 and 132, the write clock is fed to the input of Reset of the counter 7 thereby unlocked it, and to the synchronous input of register 11, while the information present at this moment at the inputs of the device is written to the register 11. Further recording new codec Binatsiing is similar. If, starting from some point in time, the input information remains unchanged for several recording cycles, then, having appeared on the device inputs for the first time, with the arrival of the next recording clock, it will be written to register 11, after which block 12 low level signal from its output, blocking the first element And Bj, prohibits the passage of subsequent clock pulses write to the account input register 4 and other units of the device. The low logic level at the output of block 12 is inverted by the first element NOT 10; | . A high logic level from its output unlocks the second element AND 8, so that the write clock through the first OR 9 element goes to the counting input of counter 7, which counts the number of ticks of repeating information. As soon as the input information changes, by the arrival of a new sync pulse recording unit 12, a high logic level signal from its output will allow the write sync pulse to pass through the first IW element to the device blocks, at the same time prohibiting the write sync pulse to the counter input 7, since the second element AND 82 will be blocked by a low logic level signal from the output of the first element NOT 10. From the output of the first element I B j, the write pulse through the element OR 9 will go to the counting input register 4, where the address for recording a repeating code pattern is formed. In addition, after some time, determined by the first element 13. | delays, the same clock pulse goes to block 2, while the information from the output of register 11 is copied to the main ones, and the readings of counter 7 to additional bits of the memory cell of drive 1. Even more delayed by the second delay element 13 delays the write clock 7, thus wrapped it, and the sync input is written to the register 11. In this case, new information is written to the register. Data is copied from the device as follows.

Claims (1)

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные блок записи, накопитель и блок считывания, первый блок сравнения, счетчик, элементы И с первого по четвертый, первый и второй элементы ИЛИ, первый и второй элементы НЕ, дешифратор и регистр адреса, выходы которого соединены с выходами дешифратора, выходы которого подключенык входам накопителя, выход первого элемента НЕ соединен с первым входом второго элемента И, второй вход которого и первый вход первого элемента И являются входом записи устройства, выходы, второго и третьего элементов И соединены с входами первого элемента ИЛИ, выход которого подключен к счетному входу счетчика, выходы которого соединены с одними из информационных входов блока записи и с одними из входов первого блока сравнения, другие входы которого соединены с выходами блока считывания, выход первого блока сравнения соединен с входом второго элемента НЕ и с одним из входов четвертого элемента И, выход второго элемента НЕ соединен с одним из входов третьего элемента И, другие входы третьего и четвертого элементов И являются входом считывания устройства, выходы первого и четвертого элементов И соединены с входами второго элемента ИЛИ, выход которого соединен с входом регистра адреса, отличающееся тем, что, с целью повышения информационной емкости устройства, в него введены регистр числа, второй блок сравнения и два элемента задержки, причем информационные входы регистра-числа и одни из входов второго блока сравнения соединены и являются входами устройства, выходы регистра числа соединены с другими информационными входами блока записи и другими входами второго блока сравнения, выход которого соединен с входом первого элемента НЕ и вторым входом первого элемента И, выход второго элемента ИЛИ через первый элемент задержки соединен с входом синхронизации блока записи и рходом второго элемента задержки, выход которого подключен к установочному входу счетчика и входу синхронизации регистра числа.A MEMORY DEVICE containing a sequentially connected recording unit, a drive and a reading unit, a first comparison unit, a counter, AND elements from the first to the fourth, first and second OR elements, the first and second elements NOT, the decoder and address register, the outputs of which are connected to the outputs of the decoder , the outputs of which are connected to the inputs of the drive, the output of the first element is NOT connected to the first input of the second element And, the second input of which and the first input of the first element And are the recording input of the device, the outputs, the second and third about AND elements connected to the inputs of the first OR element, the output of which is connected to the counting input of the counter, the outputs of which are connected to one of the information inputs of the recording unit and to one of the inputs of the first comparison unit, the other inputs of which are connected to the outputs of the reading unit, the output of the first comparison unit connected to the input of the second element NOT and to one of the inputs of the fourth element AND, the output of the second element is NOT connected to one of the inputs of the third element AND, the other inputs of the third and fourth elements AND are input the device, the outputs of the first and fourth AND elements are connected to the inputs of the second OR element, the output of which is connected to the input of the address register, characterized in that, in order to increase the information capacity of the device, a number register, a second comparison unit and two delay elements are introduced into it, moreover, the information inputs of the register-number and one of the inputs of the second comparison unit are connected and are the inputs of the device, the outputs of the number register are connected to other information inputs of the recording unit and other inputs of the second block eniya whose output is connected to the input of the first element HE and the second input of the first AND gate, the output of the second OR gate via a first delay element connected to the input synchronizing recording and rhodom second delay unit block, whose output is connected to the mounting input of the counter and the clock input of the register. S и „.,1177856S and „., 1177856 1177856 21177856 2
SU843707187A 1984-01-13 1984-01-13 Storage SU1177856A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843707187A SU1177856A1 (en) 1984-01-13 1984-01-13 Storage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843707187A SU1177856A1 (en) 1984-01-13 1984-01-13 Storage

Publications (1)

Publication Number Publication Date
SU1177856A1 true SU1177856A1 (en) 1985-09-07

Family

ID=21105996

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843707187A SU1177856A1 (en) 1984-01-13 1984-01-13 Storage

Country Status (1)

Country Link
SU (1) SU1177856A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент DE 1268652, кл. 42 t 2, 9/00, опублик. 1968. Авторское свидетельство СССР № 483255, кл. G 11 С 9/00, 1975. *

Similar Documents

Publication Publication Date Title
SU1177856A1 (en) Storage
SU1257700A2 (en) Storage
SU1397968A1 (en) Buffer storage
SU1290327A1 (en) Device for generating interruption signal
SU1425632A1 (en) Device for delaying multiplexed digital information
SU1478210A1 (en) Data sorting unit
SU1283760A1 (en) Control device for microprocessor system
SU1605244A1 (en) Data source to receiver interface
SU1275413A1 (en) Device for generating codes with given weight
SU1418699A1 (en) Device for retrieving information from punched tape
SU1298799A1 (en) Device for controlling memory blocks
SU1550525A1 (en) Device for interfacing comimunication channel and computer
SU1564695A1 (en) Buffer memory unit
SU1256034A1 (en) Interface for linking two electronic computers with common memory
SU1113793A1 (en) Information input device
SU1437920A1 (en) Associative storage
SU1368919A1 (en) Arrangement for converting data format in domain memory
SU1432522A1 (en) Device for shaping an interrupt signal
SU1547031A1 (en) Buffer memory device
SU651416A1 (en) Associative storage
SU1291988A1 (en) Information input device
SU1547076A1 (en) Parallel-to-serial code converter
SU1383326A1 (en) Device for programmed delay of information
SU1606972A1 (en) Device for sorting data
SU1262494A1 (en) Device for controlling memory access