Изобретение относитс к вычисли-, тельной технике и может быть использовано при построении буферных запоминающих устройств в системах передачи и приема данных, в частности, при обработке информации от абоненто в пор дке ее поступлени . Цель изобретени - повьшение информационной емкости устройства. На чертеже изображена структурна схема запоминающего устройства. Устройство содержит накопитель 1, блок 2 записи, блок 3 считывани , регистр 4 адреса, дешифратор 5, первый блок 6 сравнени , счетчик 7, элементы И с первого по четвертый , первый 9j и второй 9 эле-, менты ИЛИ, первый 10f и второй lOrj элементы задержки, регистр 11 числа, второй блок 12 сравнени , первый 13, и второй 132 элементы задержки. Устройство работает следующим образом. Входна информаци параллельным кодом поступает одновременно на информационные входы регистра 11 и на входы блока 12 сравнени . Блок 12 сравнивает информацию, записанную в регистр 11 в предьщущем такте запи си, с той информацией, котора по вл етс на входах устройства к приходу последующего синхроимпульса записи . В случае, если к последнему такт записи информаци на входах устройст ва измен етс хот бы в одном разр де своей кодовой комбинации, то высо кий логический уровень с выхода блока 12 разрешает прохождение синхроимпульса записи через первый элемент И 8, второй элемент ИЛИ 92 на счетный вход регистра 4, который фор мирует новый адрес дл записи слова входной информации. Кроме того, синхроимпульс записи с выхода второго элемента ИЛИ 9-j через первый элемент 13( задержки поступает на синхр вход блока 2 записи, при этом, информ ци с выходов регистра 11 переписываетс в основные, а показани счетч ка 7 - в дополнительные разр ды чей ки накопител 1. Через элементы 13 и 132 задержки синхроимпульс записи поступает на вход Сброс счетчика 7 тем самым .обнул его, и на синхровход регистра 11, при этом информаци , присутствующа в этот момент на входах устройства, записываетс в регистр 11. Дальнейша запись новьк кодовых комбинаций происходит аналогично . Если же, начина с какого-то момента времени, входна информаци остаетс неизменной в течение не- . скольких тактов записи, то, по вившись на входах устройства впервые, с приходом очередного синхроимпульса записи она запишетс в регистр 11, после чего блок 12 сигналом низкого логического уровн со своего выхода, заблокировав первьй элемент И Bj, запретит прохождение последующих синхроимпульсов записи на счетиыйвход регистра 4 и другие блоки устройства . НизКий логический уровень на выходе блока 12 инвертируетс первым элементом НЕ 10;| . Высокий логический уровень с его выхода разблокирует второй элемент И 8,, благодар чему синхроимпульсы записи через первы.й элемент ИЛИ 9, поступ т на счетный вход счетчика 7, который считает количество тактов повтор ющейс информации. Как только входна информаци , изменитс , то к приходу нового синхроимпульса записи блок 12 сигналом высокого логического уровн со своего выхода разрешит прохождение синхроимпульса записи через пер- вый элемент ИВ, на блоки устройства, одновременно с этим запретив прохож- дение синхроимпульса записи на счетный вход счетчика 7, поскольку второй элемент И 82 будет заблокирован сигналом низкого логического уровн с выхода первого элемента НЕ 10. С выхода первого элемента И В j сишхроимпульс записи через элемент ИЛИ 9 поступит на счетный вход регистра 4, где сформируетс адрес дл записи повтор ющейс кодовой комбинации. Кроме того, через некоторое врем , определ емое первым элементом 13.| задержки, этот же синхроимпульс поступит на блок 2, при этом информаци с выхода регистра 11 переписываетс в основные, а показани счетчика 7 - в дополнительные разр ды чейки пам ти накопител 1. Еще более задержанный вторым элементом 13 задержки синхроимпульс записи поступит на вход Сброс счетчика 7, тем самым обнул его, и на синхровход записи в регистр 11. При этом в регистр записываетс нова информаци . Списывание информации из устройства производитс следующим образом.The invention relates to computing technology and can be used in building buffer storage devices in data transmission and reception systems, in particular, in processing information from subscribers in the order of its arrival. The purpose of the invention is to increase the information capacity of the device. The drawing shows a block diagram of a storage device. The device contains a drive 1, a write block 2, a read block 3, an address register 4, a decoder 5, a first compare block 6, a counter 7, first to fourth elements, first 9j and second 9 elements OR, first 10f and second lOrj delay elements, number register 11, second comparison block 12, first 13, and second delay elements 132. The device works as follows. The input information is transmitted by a parallel code simultaneously to the information inputs of the register 11 and to the inputs of the comparison unit 12. Block 12 compares the information recorded in register 11 in the previous recording cycle with the information that appears at the device inputs at the arrival of the subsequent recording clock. In the event that by the last recording cycle the information at the inputs of the device changes at least in one bit of its code combination, then the high logic level from the output of block 12 allows the recording clock to pass through the first element AND 8, the second element OR 92 Register 4 input, which forms a new address to write the word input. In addition, the sync pulse from the output of the second element OR 9-j through the first element 13 (delays go to the sync input of block 2 records, while the information from the outputs of register 11 is copied to the main ones, and the counter 7 reads to additional bits whose storage device 1. Through the delay elements 13 and 132, the write clock is fed to the input of Reset of the counter 7 thereby unlocked it, and to the synchronous input of register 11, while the information present at this moment at the inputs of the device is written to the register 11. Further recording new codec Binatsiing is similar. If, starting from some point in time, the input information remains unchanged for several recording cycles, then, having appeared on the device inputs for the first time, with the arrival of the next recording clock, it will be written to register 11, after which block 12 low level signal from its output, blocking the first element And Bj, prohibits the passage of subsequent clock pulses write to the account input register 4 and other units of the device. The low logic level at the output of block 12 is inverted by the first element NOT 10; | . A high logic level from its output unlocks the second element AND 8, so that the write clock through the first OR 9 element goes to the counting input of counter 7, which counts the number of ticks of repeating information. As soon as the input information changes, by the arrival of a new sync pulse recording unit 12, a high logic level signal from its output will allow the write sync pulse to pass through the first IW element to the device blocks, at the same time prohibiting the write sync pulse to the counter input 7, since the second element AND 82 will be blocked by a low logic level signal from the output of the first element NOT 10. From the output of the first element I B j, the write pulse through the element OR 9 will go to the counting input register 4, where the address for recording a repeating code pattern is formed. In addition, after some time, determined by the first element 13. | delays, the same clock pulse goes to block 2, while the information from the output of register 11 is copied to the main ones, and the readings of counter 7 to additional bits of the memory cell of drive 1. Even more delayed by the second delay element 13 delays the write clock 7, thus wrapped it, and the sync input is written to the register 11. In this case, new information is written to the register. Data is copied from the device as follows.