SU1363217A1 - Устройство дл мажоритарного выбора асинхронных сигналов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в управл ющих и вычислительных системах. Целью изобретени   в0м 7 л етс  расширение функциональных возможностей , повышение помехозащищенности и быстродействи  устройства за счет обработки парафазных сигналов, взаимной блокировки прохождени  возможных помех при обработке единичных и нулевых сигналов и исключени  вли ни  длительности входных сигналов. Устройство содержит входные триггеры 1-6, мажоритарные элементы 7-8, распределитель импульсов 9, элементы ИЛИ, И-НЕ и И 10-15, инвертор 16, элемент ИЛИ-НЕ, задающий генератор 18 и выходной триггер 19. В устройстве максимальное врем  рассогласовани  входных сигналов не зависит от длительности входных сигналов, за счет чего и повышаетс  быстродействие устройства. 2 ил. 26 о ш (Л со С5 OJ ьо

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в управл ющих и вычислительных системах повышенной надежности.

Цель изобретени  - расширение области применени , повышение помехозащищенности и быстродействи  устройства.

На фиг. 1 приведена схема устройства; на фиг. 2 - временна  диаграмма его работы.

Устройство дл  мажоритарного выбора асинхронных сигналов содержит первые и вторые 4-6 входные триггеры (например D-триггеры), первый и второй мажоритарные элементы 7 и 8, распределитель 9 импульсов , первые 10, 11 и 12 и вторые 13, 14 и 15 элементы ИЛИ, И-НЕ, И соответственно, инвертор 16, элемент ИЛИ- НЕ 17, задающий генератор 18 и выходной триггер 19, информационные входы устройства 20-22 «1 и 23-25 «О, установочный 26, стробирующий 27 и информационный 28 выходы, а распределитель 9 выполнен на триггерах 29-31.

Синхровходы входных триггеров 1-6 соединены с соответствующими информационными входами устройства, а выходы - с соответствующими входами мажоритарных элементов 7 и 8. Выходы мажоритарных элементов 7 и 8 соответственно соединены с первыми входами элементов И-НЕ 11 и 14 и входами первого элемента ИЛИ 10, выход которого соединен с информационным входом распределител  9 импульсов. Выход задающего генератора 18 соединен с первым входом первого элемента И 12, с синхровходами выходного триггера 19 и триггеров младших разр дов распределител  9 импульсов и через инвертор 16 - с син- хровходом старшего разр да распределител , выход которого соединен с другим входом элемента И 12, выход которого подключен к одному входу элемента ИЛИ-НЕ 17, к другому входу которого подключен установочный вход устройства 26, а выход к установочным входам распределител  9 импульсов и входных триггеров 1-6. Выход первого разр да распределител  9 импульсов соединен с вторыми входами элементов И- НЕ 11, 14 и элемента И 15, выход которого соединен с информационным входом выходного триггера 19. Выход триггера 19 соединен с вторым влодом схемы ИЛИ 13, выход которого  вл етс  информационным выходом 28 устройства. Выходы второго 14 и первого 11 элементов И-НЕ соответственно соединены с информационными входами первых 1, 2 и 3 и вторых 4, 5 и 6 входных триггеров. Первые входы элементов И 15 и ИЛИ 13 соединены с выходом мажоритарного элемента 7. Выход второго разр да распределител  импульсов  вл етс  стробирующим выходом 27 устройства.

Нумераци  эпюр напр жений на выходах элементов на фиг. 2 соответствует нумерации этих элементов, прин той на фиг. 1. Знаками 01, 02, 03 обозначены

соответственно 1, .2 и 3 разр ды распределител .

Устройство дл  мажоритарного выбора асинхронных сигналов работает следующим образом.

Перед началом приема кодовых посылок на вход 26 поступает сигнал сброса , который устанавливает устройство в исходное состо ние. По щинам 20-22 поступают сигналы, соответствующие единичной информации, а по щинам 23-25 - ну5 левой.

Дл  упрощени  рассмотрим прием только двух бит информации «1 и «О. Пусть на вход 20 поступает сигнал, по фронту которого триггер 1 устанавливаетс  в единичное состо ние. Через врем  рассинхро0 низации на вход 21 (22) поступает другой сигнал и устанавливает триггер 2 (3) в единичное состо ние. При этом на выходе мажоритарного элемента 7 по вл етс  сигнал , который через элемент ИЛИ 2 прохо5 дит на информационный выход устройства, формиру  начало выходного сигнала, открывает по первым входам схемы И-НЕ 11 и 14, схему И 15 и через элемент ИЛИ 10 поступает на информационный вход распределител  9 импульсов. С приходом фронта

0 сигнала с задающего генератора 18 срабатывает первый разр д распределител  9 импульсов и последовательно через такт - последующие разр ды кроме последнего, который срабатывает через 0,5 такта, что позвол ет сформировать сигнал установки

5 (эпюра 17 на фиг. 2), равный длительности импульса задающего генератора без искажений по длительности.

Распределитель импульсов и выходной триггер могут быть построены как на IK

„ так и на D-триггерах. Количество разр дов распределител  9 импульсов и частота задающего генератора 18 выбираютс  из услови  требуемой длительности выходных сигналов .

Дл  примера показан трехразр дный

5 распределитель на D-триггерах 29-31. Сигнал с первого разр да распределител  9 импульсов поступает на входы схем И-НЕ 11, 14. При этом срабатывает только схема И-НЕ 11, нулевой потенциал с выхода которой поступает на информационные входы

0 входных триггеров 4-6, преп тствует прохождению возможных помех по входным шинам 23-25 на вход мажоритарного элемента 8. Одновременно сигнал с выхода первого разр да распределител  9 через открытую схему И 15 поступает на вход

триггера 19, сигнал с выхода которого через врем , равное такту задающего генератора 18 через схему ИЛИ 13 поступает на информационный вход 28 устройства.

После срабатывани  последнего разр да распределител  импульс задающего генератора 18 последовательно через схемы И 12 и ИЛИ-НЕ 17 поступает на входы распределител  9 импульсов и входных триг- 5 геров 1-6, устанавлива  их в исходное состо ние. После сн ти  сигнала установки уже возможно поступление входных сигналов дл  обработки следующего единичного или нулевого разр да информации. При этом .после сн ти  установочного сигнала входные триггеры 1-6 могут сработать только после поступлени  переднего фронта входного сигнала, что исключает вли ние длительности входного сигнала на работоспособность устройства.

После установки входных триггеров и распределител  нулевой сигнал с выхода первого разр да распределител  9 через схему И 15 поступает па вход триггера 15, с выхода которого через такт за10

показан), на его выходе по вл етс  исходный бинарный код, который может быть подвергнут логическим или (и) арифметическим операци м.

Интервал времени Т, через который можно на входы 20-25 подавать сигналы дл  обработки следующего разр да определ етс  по формуле

1 1р,щ,кс-)-Тивых,

где (р„акс - максимальное врем  рассогласовани  входных сигналов; 1нвых - требуема  длительность выходного сигнала.

15

Таким образом, введение в устройство вторых трех входных триггеров, второго мажоритарного элемента, задающего генератора , распределител  импульсов, выходного триггера и логических схем с соответствующими св з ми позвол ет за счет возможности обработки парафазных сигналов,

дающего генератора 18 он поступает на 20 взаимной блокировки и исключени  вли - информационный выход устройства. На этомни  длительности входных сигналов расшизаканчиваетс  формирование длительностирить функциональные возможности, повывыходного информационного сигнала. Присить помехозащищенность и быстродействие

этом обеспечиваютс  необходимые времен-устройства,

ные соотнощени  между информационным 25 выходом 28 и стробирующим выходом 27,

Claims (1)

1. Формула изобретени 

   который снимаетс  со второго разр да распределител  9.

   При обработке сигналов с «О щин 23, 24 и 25 работа схемы происходит анаУстройство дл  мажоритарного выбора асинхронных сигналов, содержащее три первых входных триггера, выходы которых

   логично, только в этом случае срабаты- 30 соединены с соответствующими входами

   вают входные триггеры 4-6, мажоритарный элемент 8 и схема И-НЕ 14, сигнал с выхода которой запрещает прохождение возможных помех по -входным щинам 20-22 на вход мажоритарного элемента 7.

   первого мажоритарного элемента, отличающеес  тем, что, с целью расщирени  области применени , повыщени  помехозащищенности и быстродействи  устройства, в него введены три вторых входных триггеКроме того, в этом случае не срабаты- 35 ра. второй мажоритарный элемент, распревает триггер 19 и не формируетс  сигнал на информационном выходе устройства.

   Таким образом, при обработке сигналов по единичным шинам формируетс  сигнал блокировки (эпюра 11) обработки сигналов (помех) по нулевым щинам, и наоборот, при обработке сигналов по нулевым щинам формируетс  сигнал блокировки (эпюра 14) обработки сигналов (помех) по единичным шинам, что обеспечивает высокую помехозащищенность устройства.

   В заштрихованных област х на эпюрах 20-25 входные сигналы могут принимать любые значени  «О, «1 или импульсные помехи, однако это не вли ет на правильность функционировани  устройства.

   40

   делитель импульсов, задающий генератор, выходной триггер, по два элемента ИЛИ, И-НЕ, И и элемент ИЛИ-НЕ, входы которого соответственно соединены с установочным входом устройства и с выходом первого элемента И, а выход - с установочными входами распределител  импульсов и входных триггеров, выходы вторых входных триггеров соединены с соответствующими входами второго .мажоритар- д5 ного элемента, выход которого соединен с вторыми входами первого элемента ИЛИ и второго элемента И-НЕ, выход первого мажоритарного элемента соединен с первыми входами первого элемента И-НЕ, второго элемента И и второго и первого

   На информационной выходной щине 28 50 элементов ИЛИ, выход которого соединен формируетс  сигнал только при обработкес информационным входом распределител 

   сигналов по единичным щинам 20-22. На стробирующем выходе 27 импульсы формируютс  как при обработке сигналов по щинам «1, так и при обработке сигналов по щинам «О. При подаче этих сигналов 55 на соответствующие информационные и стро- бирующие входы приемного устройства, например сдвигового регистра (на схеме не

   импульсов, выход задающего генератора подключен к первому входу первого элемента И, к синхровходам выходного триггера , триггеров младших разр дов распределител  импульсов и через инвертор - к син- хровходу старщего разр да, выход которого соединен с вторым входом первого элемента И, выход первого разр да

   показан), на его выходе по вл етс  исходный бинарный код, который может быть подвергнут логическим или (и) арифметическим операци м.

   Интервал времени Т, через который можно на входы 20-25 подавать сигналы дл  обработки следующего разр да определ етс  по формуле

   1 1р,щ,кс-)-Тивых,

   где (р„акс - максимальное врем  рассогласовани  входных сигналов; 1нвых - требуема  длительность выходного сигнала.

   Формула изобретени 

   Устройство дл  мажоритарного выбора асинхронных сигналов, содержащее три первых входных триггера, выходы которых

   первого мажоритарного элемента, отличающеес  тем, что, с целью расщирени  области применени , повыщени  помехозащищенности и быстродействи  устройства, в него введены три вторых входных тригге ра. второй мажоритарный элемент, распре

   делитель импульсов, задающий генератор, выходной триггер, по два элемента ИЛИ, И-НЕ, И и элемент ИЛИ-НЕ, входы которого соответственно соединены с установочным входом устройства и с выходом первого элемента И, а выход - с установочными входами распределител  импульсов и входных триггеров, выходы вторых входных триггеров соединены с соответствующими входами второго .мажоритар- ного элемента, выход которого соединен с вторыми входами первого элемента ИЛИ и второго элемента И-НЕ, выход первого мажоритарного элемента соединен с первыми входами первого элемента И-НЕ, второго элемента И и второго и первого

   элементов ИЛИ, выход которого соединен с информационным входом распределител 

   импульсов, выход задающего генератора подключен к первому входу первого элемента И, к синхровходам выходного триггера , триггеров младших разр дов распределител  импульсов и через инвертор - к син- хровходу старщего разр да, выход которого соединен с вторым входом первого элемента И, выход первого разр да

   распределител  импульсов соединен с вторыми входами элементов И-НЕ и второго элемента И, .выход которого подключен к информационному входу выходного триггера, а его выход - к второму входу второго элемента ИЛИ, выходы второго и первого элементов И-НЕ соответственно соединены с информационными входами первых

   и вторых входных триггеров, синхровходы которых соединены с соответствующими единичными и нулевыми информационными входами устройства, выходы второго элемента ИЛИ и второго разр да распределител  импульсов соответственно соединены с информационным и стробирующим выходами устройства.