SU1354401A2 - Генератор псевдослучайных испытательных последовательностей - Google Patents

Abstract

Изобретение может быть использовано в аппаратуре контрол  и диагностики цифровых блоков дл  выработки испытательных последовательностей с заданными свойствами. Цель изобретени  - расширение функциональных . возможностей устройства. Генератор содержит блок 1 формировани  равномерно распределенных псевдослучайных чисел, блоки 3, 13 пам ти, блок 5 Формировани  выходных сигналов, кон-. и сл 1Ч

Description

мутатор 7, дешифратор 8 номера выхо- дов, выходной регистр 9, счетчик 12. адреса.и дешифратор 19 признаков. Кроме того, устройство включает блок 20 формировани  циклов, блок 25 управлени , генератор 26 тактовых импульсов и блок 33 начальной установки . В устройство введены мультиплексор 15 логических условий, коммутатор I, выходной регистр 34

1

Изобретение относитс  к импульсной технике, может быть использовано в аппаратуре контрол  и диагностики цифровых блоков дл  выработки испытательных последовательностей с заданными свойствами и  вл етс  усовершенствованием устройства по авт.св. № 1226621.

Цель изобретени  - расширение функциональных возможностей.

Поставленна  цель достигаетс  за счет обеспечени  циклического режима работы и анализа логических условий, получени  псевдослучайных и детерминированных последовательностей, . сформированньпс в виде параллельных п-разр дных кодов с веро тностью 1/2 по влени  единицы в каждом разр де кода, получени  такой последовательности п-разр дных двоичных чисел, что дл  последовательности т-разр д- ных двоичных чисел (т разр дов выбираютс  произвольно из п) имеет место следующее свойство: в любой т-разр дной двоичной последователь-, ности встречаютс  всевозможные пары следующих друг за другом т-разр дных двоичных чисел, обеспечива  параметр и m дл  любых m разр дов расположенных подр д.

На фиг.1 представлена функциональна  схема генератора псевдослучайных испытательньк последовательностей; на фиг.2 - Функциональна  схема блока формировани  циклов.

Генератор псевдослучайных испытательных последовательностей содержит блок 1 формировани  равномерно распределенных псевдослучайных чисел, который выходами 2 подключен к ад-

54401

элементы И 32, 38, 42 и 43, триггер 22 услови  и элемент ИЛИ 46.. Благодар  этому обеспечиваетс  циклический режим работы и анализ логических условий получени  псевдослучайных и детерминированных последовательностей , сформированных в виде параллельных п-разр дных кодо в с веро тностью 1/2 по влени  единицы в каждом разр де кода. 1 3.п. ф-лы,2 ил.

ресным входам блока 3 пам ти, выходы 4 которого подключены к первой группе входов блока 5 формировани  выходных сигналов, а выходы 6 - к первой группе входов коммутатора 7. Выходы коммутатора 7 св заны с входами дешифратора 8 номера выходов, .выходы которого соединены с синхровходами триггеров выходного регистра 9, к информационным входам которого подключен выход 10 блока 5, к второй группе входов блока 5 подсоединены выходы 11 блока I.

Выходы счетчика 12 адреса подключены к адресным входам блока 13 пам ти . Содержимое счетчика 12 адреса зависит от логических условий. Группа входов 14 мультиплексора 15 логических условий  вл етс  группой входов логических условий. Выходы 16 блока 13 пам ти соединены с второй группой входов коммутатора 7, с первой группой информационных входов коммутатора 7 и с входами счетчика 12 адреса , а выходы 18 блока 13 пам ти подключены к входам дешифратора 19 признаков , а также к второй группе информационных входов коммутатора 17 и

первой группе входов блока 20 формировани  циклов. Выходы 21 блока 13 пам ти подключены к третьей группе входов коммутатора 17, к второй группе входов блока 20 формировани  циклов и к адресным входам мультиплексора 15, выход которого подключен к информационному входу триггера 22. услови .

Выход 23 дешифратора 19 признаков подключен к управл ющему входу коммутатора 7 и к блоку 5, а выходы

313

24 дешифратора 19 подключены к третьей группе входов блока 5.

Блок 25 управлени  св зан с генератором 26 тактовых ИМПУЛЬСОВ входа- ми 27 и 28. Выход 29 блока 25 управлени  св зан с тактовым входом блока I и с тактовым входом счетчика 12 адреса , Синхровход триггера 22 услови  св зан с выходом 30 блока 13 пам ти. Выход 31 блока формировани  циклов 20 подключен к первому входу элемента И 32, выход которого соединен с управл ющим входом счетчика 12 адреса . Установочный вход счетчика 12 адреса св зан с выходом блока 33 начальной установки, с блоком 1, с блоком 20 формировани  циклов с установочными входами выходных регистров 9 и 34, выходы которых  вл ютс  выходами генератора испытательных последовательностей .

Выходы 11 и выходы 2 блока 1 соединены с четвертой группой входов коммутатора 17, выходы которого под- ключены к входам вьгкодного регистра 34. Управл ющий вход коммутатора 17 подключен к выходу 35 блока 13 пам ти , выход 36 которого подключен к. блоку 20 формировани  циклов, а выхо 37 блока I3 пам ти подключен к пр мому управл ющему входу (Разрешение выдачи) выходного регистра 9, инверсному управл ющему входу (Разрешение выдачи) выходного регистра 34 и первому входу элемента И 38. Второй вход элемента И 38 св зан с выходом 39 блока 25 -управлени , а вьгход элемента И 38 св зан с разрешающим входом дешифратора 8 номера выходов.

Выход 40 блока 25 управлени  соединен с управл ющими входами блоков пам ти 3 и 13, выход 41 последнего св зан с элементом И 42, вьгход которого подключен к первому тактовому входу выходного регистра 34, а второй вход - к выходу 39 блока 25 управлени  и к первому входу элемен- та И 43, второй вход которого соединен с выходом 44 блока 13 пам ти. Выход элемента И 43 подключен к второму тактовому входу выходного реги-- стра 34, выход младшего разр да ко- торого подключен к сдвиговому информационному входу выходного регистра 34. Вьгход 45 блока 13 пам ти св зан с первым входом элемента ИЛИ 46, второй

вход которого соединен с инверсным выходом триггера 22 услови  а выход элемента ИЛИ 46 подключен к второму входу элемента И 32.

Блок 20 формировани  циклов (фиг.2) содержит счетчик 47, входы которого  вл ютс  входами 18 и 21 блока 20 формировани  циклов, . мент ИЛИ 48, входы которого подключены к выходам счетчика 47, а выход L соединен с инверсным входом элемента И 49, и первым входом элемента И 50.

Второй вход элемента И 50 и пр мой вход элемента И 49 соединены с первым входом элемента И-НЕ 51 и  вл ютс  входом 36 блока 20 формировани  циклов. Выход элемента И-НЕ 51  вл етс  выходом 31 блока 20 формировани  циклов.

Второй вход элемента И-НЕ 51 подключен к выходу Т-триггера 52, синх- ровход которого св зан с входом записи счетчика 47 и выходом элемента И 49.

На Т-вход триггера 52 подаетс  уровень логической единицы, вход установки в нулевое состо ние подключен к входу установки в нулевое состо ние счетчика 47 и св зан с выходом блока 33 начальной установки. Выход элемента И 50 св зан со счетным входом счетчика 47.

Генератор работает следующим образом .

БЛОКИ 3 и 13 пам ти заполнены следующим образом.

В каждой  чейке блока 3 пам ти записано слово, состо щее из двух частей . Младшие разр ды представл ют собой код веро тности по влени  единичного сигнала, а старшие - код номера выхода генератора псевдослучайных последовательностей.

Каждое слово блока 3 пам ти определ ет номер выхода дл  выходного регистра 9 (код номера выхода записан в старших разр дах  чейки), на котором должен по витьс  сигнал с заданной веро тностью (код веро тности записан в младших разр дах  чейки). В каждой  чейке блока 13 пам ти записано слово, состо щее из трех частей и группа функционально отдельных разр дов. Группа таких отдельньгх разр дов включать, например, семь разр дов. .

Первый разр д слова по выходу 37 предназначен дл  управлени  вьща

чей испытательных последовательносте и первого и второго выходных регистров 9 и 34 и, одновременно, совместно с выходом блока 25 управлени  разрешени  работы дешифратора 8 номера выходов. Второй разр д слова по выходу 35 предназначен дл  управлени  коммутатором 17. Третий разр д слова по выходу 41 предназначен дл  управ- . лени  синхровходом второго выходного регистра 34. Четвертый разр д слова по выходу 44 используетс  дл  синхронизации сдвига выходного регистра 34, П тый разр д слова по выходу 36 используетс  дл  формировани  признака циклического режима работы генератора пьезослучайных испытательных последовательностей. Шестой разр д слова по выходу 30 предназначен дл  синхронизации занесени  информации в триггер 22 услови . Седьмой разр д слова по выходу 45 управл ет разрешением вьщачи информации с выхода триггера 22 услови .

Перва  часть слова (выходы 18) может задавать код веро тности сигнала дл  блока 5, используетс  как перва  часть разр дов детерминирован

ного слова при записи такого слова из ЗО генератора на различные типы последо- блока 13 пам ти на регистр 34 и ис- вательностей обусловлена конструк35

тивно простой сменой микросхем блоков пам ти 3 и 13 (микросхемы посто нных запоминающих устройств).

Работа генератора испытательных последовательностей синхронизируетс  блоком 25 управлени , на входы которого поступают две сдвинутые синхро- серии из генератора 26 тактовых им-. 40 пульсов.

Врем  по влени  сигнала на входе разрешени ,дешифратора 8 определ етс  максимальной задержкой по влени  сигнала на одном из п входов тригге- ного слова.4g ров выходного регистра 9. Этот же

Треть  часть слова (выходы 21) бло- сигнал синхронизирует работу регистпользуетс  как младша  часть разр дов слова, задающих количество циклов повторени  последов.ательности слов блока 13 пам ти дл  блока 20 формировани  циклов.

Втора  часть слова (выходы 16) блока 13 пам ти может задавать код номера выхода выходного регистра 9, ис-. пользоватьс  дл  формировани  адреса возврата при циклическом повторении последовательности слов блока I3 пам ти , И.ПИ использоватьс  в качестве второй.части разр дов детерминированка 13 пам ти используетс  как адрес мультиплексора I5, может задавать старшую часть разр дов слова дл  блока формировани  циклов 20 или составл ть третью часть разр дов детерминированного слова при выдаче его из блока пам ти на выходной регистр 34.

Блок 33 представл ет собой стандартный генератор одиночных импульсов синхронизированной с генератором, 26 тактовых импульсов (св зь не показана ) .

10

5440 6

На выходах генератора псевдослучайных испытательных последовательностей можно получить сигналы следующих типов: О - на заданном выходе генератора по вл етс  сигнал логического нул ; 1 - на заданном выходе генератора по вл етс  сигнал логической единицы; разр д псевдоциклического кода - только на одном выходе генератора происходит изменение значени  сигнала, причем единичное значение сигнала устанавливаетс  с заданной веро тностью; равноверо тный сигнал - О или 1 по вл етс  на заданном выходе генератора с веро тностью Р 0,5; импульсный единичный сигнал с фиксированной веро тностью; импульсный нулевой сигн.ал 20 с фиксированной веро тностью.

В начальном состо нии блок 33 устанавливает счетчик 12 адреса, выходные регистры 9 и 34, блок 25 управлени , блок 20 формировани  цик- 25 лов в нулевое состо ние, а в блоке 1 устанавливаетс  код, не равный нулевому .

Возможность адаптации (настройки)

ра 34.

Блок 1 в каждом такте генерирует равноверо тный псевдослучайный код, .

который поступает на адресные входы блока 3 пам ти и при этом выбираетс  соответствующа   чейка блока 3 пам ти.

Содержимое  чейки считьшаетс , но

код номера выхода генератора не поступает на входы дешифратора 8, так как в это врем  коммутатор 7 находитс  в режиме, при котором выходы в блоке 3 пам ти отключены от входов

7

дешифратора 8. В каждом такте измен етс  состо ние счетчика 12 адреса и из блока 13 пам ти выбираетс  по адресу соответствующа   чейка. Старшие разр ды (выходы 16) поступают на входы коммутатора 7, младшие разр ды (выходы 18) на входы дешифратора 19 признаков. Сигнал с дешифратора 19 признаков поступает в блок 5, где формируетс  сигнал заданного типа, который по выходу 10 поступает на информационные входы выходного регистра 9.

Если код поизнака определ ет, что должен быть сформирован сигнал, то коммутатор 7 подключает выходы 6 бло ка 3 пам ти к входам дешифратора 8 и код номера выхода поступает на вхо ды дешифратора 8. При этом на тактовом входе соответствующего разр да выходного регистра 9 по вл етс  сигнал логической единицы и этот разр д измен ет свое состо ние в соответствии с сигналом, поступившим из блока 5.

Если код признака псевдоциклического кода, то выход 23 дешифратора 19 признака отключает выходы 16 блока 13 пам ти от коммутатора 7 и под ключает к нему выход в блоке 3 пам ти . Код веро тности по выходам 4 поступает в блок 5, который формирует единичный сигнал с этой веро тностью . Сигнал по выходу 10 поступает на информационные входы выходного регистра 9. Код номера выхода, считанный уже к этому времени из  чейки блока 3 пам ти, дешифруетс  дешифратором 8, на тактовом входе выбранного разр да выходного регистра 9 по вл етс  сигнал логической единицы и выход этого разр да выходного регистра 9 измен ет свое состо  ние в соответствии с сигналом, посту пившим из блока 5.

Если необходимо участок последовательности вьшолн ть в циклическом режиме, то последнее слово этой последовательности содержит в соответствующем разр де (выход 36) логическую единицу,, что позвол ет при первом проходе участка последовательное ти записать в блок 20 формировани  циклов с выходов 18 и 21 слово, содержащее число циклов выполнени  участка последовательности. Блок 20 формировани  циклов через выход 31 .вьщает сигнал логического нул  на

544018

вход элемента И 32 и через элемент И 32 - на вход выбора режима счетчи- .ка 12 адреса, и с выходов 16 запиg сываетс  адрес  чейки начала, повто- р ющейй  определенное количество циклов последовательности. Количество отработанных циклов определ етс  блоком 20 формировани  циклов.

10 Так как дл  записи слова количества циклов в блок 20 формировани  циклов используютс  выходы 18 и выходы 21, подключенные к адресным входам мультиплексора 15, то в это врем 

15 невозможна работа мультиплексора 15 и, следовательно, вьщача синхросигнала с выхода 4$ блока 13 пам ти. Дешифратор 8 отключаетс  в этот момент сигналом на выходе 37 блока 13

20 пам ти, а коммутатор 17 - сигналом на выходе 35 блока 13 пам ти.

При вьтолнении условного перехода на определенный участок последовательности сигналы на выходах 21 бло ка 13 пам ти подключают необходимый вход из группы входов 14 к D-входу триггера 22 услови . Выход 30 блока 13 пам ти осуществл ет синхронизацию

записи триггера 22 услови . При выда- 30 че генератором детерминированного

слова на выходной регистр 34 вьщает- с  записанное в блоке 13 пам ти слово . При этом коммутатор 17 по управл ющему сигналу на выходе 35 подклю35 чает группы выходов 18, 16 и 21 к входам выходного регистра 34, а по сигналу на выходе 41 слово записываетс  в выходной регистр 34. При необходимости записи в выходной регистр

40 34 псевдослучайного слова по управ-, л ющему сигналу на выходе 35 блока 13 пам ти коммутатор 17 подключает группы выходов 1 1 и 2 блока 1 к входам выходного регистра 34. Таким

45 образом, можно за один такт работы полностью мен ть содержимое регистра 34. Сигнал на выходе 37 блока 13 пам ти управл ет выдачей слова с выходных регистров 9 и.34.

50

Выход 44 блока 13 пам ти осуществл ет синхронизацию сдвига информа- . ции выходного регистра 34. Это позвол ет формировать такую последовательсс ность двухразр дных двоичных чисел (2 разр да выбираютс  из п произвольного ),в которой имеет место следующее свойство: в любой двухразр дной двоичной последовательности ветречаютс  всевозможные пары следующих друг за другом двухразр дных двоичных чисел и т разр д1шх m наборов дл  m разр дов, расположен- Hbfx подр д.

Claims (1)

1. Формула изо

   е т е и и  

   I.Генератор псевдослучайных испы- тательных последовательностей по авт.св. № 1226621, отличаю- щи и с   TeMj что, с целью расширени  функциональных возможностей, в него дополнительно введены второй коммутатор; второй выходной регистр, четыре элемента И, триггер услови , элемент ИЛИ, блок формировани  циклов , мультиплексор логических условий , входы данных которого  вл ютс  входной шиной логических условий, а мультиплексора логических условий подключен к информационному входу триггера услови , инверсный выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с первым выходом второго блока пам ти, второй выход которого подключен к синхровходу триггера услови , третий выход второго блока пам ти соединен с первым входом блока формировани  Циклов, выход которого св зан с первым входом перво-- ;го элемента И, в -орой вход вГоторого подключен к выходу элемента ИЛИ, а выход первого элемента И соединен с управл ющим входом счетчика адреса, тактирующий вход счетчика адреса соединен с вторым выходом блока ь управлени , второй вход которого св зан с входом установки второго выходного регистра и с вторым входом блока формировани  циклов 5 втора  группа входов которого подключена к четвертой группе выходов второго блока пам ти., к адресным входам мультиплексора условий и к первой группе вхо-, дов второго коммутатора, втора  группа входов которого подключена к информационным входам счетчика адреса и к п той группе выходов второго блока пам ти, выходы второго коммутатора соединены с входами второго выходного регистра, инверсный управл ющий вход которого св зан с пр мым управл ющем входом первого выход- .ного регистра, с первым входом второго элемента И, с шестым выходом

   второго блока пам ти, седьмой выход которого соединен с управл ющим входом второго коммутатора, треть  груп- J- па входов которого св зана с первой группой выходов блока формировани  равномерно.распределенных псевдослучайных чисел, втора  группа выходов которого соединена с четвертой

   10 грз ппой входов второго коммутатора,- третий выход блока управлени  соединен с первыми входами третьего, четвертого элементов И и вторым входом второго элемента И, выход которого

   15 соединен с управл ющим входом дешифратора номера выходов 5 восьма  группа выходов второго блока пам ти соединена с п той группой входов второго коммутатора и четвертой группой

   20 входов блока формировани  циклов дев тый выход второго блока пам ти соединен с BTOpbBvi входом третьего элемента И, выход которого соединен с первым тактовым входом второго выход25 ного регистра, дес тый выход второго

   блока пам ти соединен с вторым вхо- . дом четвертого элемента И, выход которого соединен с вторым тактовым входом второго выходного регистра,

   30 выход младшего разр да которого соединен со сдвиговым информационным входом этого регистра.

   2 о Генератор поп.1,отличаю35 ш; и и с   тем, что блок формирова- НИН циклов содержит счетчик, элемент ИЛИ, триггер, элемент И-НЕ, два элемента И, причем выходы счетчика че-. рез элемент ИЛИ соединены с первыми 40 входами первого и первьм инверсным - входом второго элементов И, вторые входы которых объединены с первым входом элемента И-НЕ и  вл ютс  пер- вьм входом блока, выход первого эле45 мента И соединен с синхровходом триггера и входом записй счетчика, тактовый вход которого соединен с выходом второго элемента И, входы установки счетчика и триггера объеди50 нены и  вл ютс  вторым входом блока, на информационный вход триггера подан потенциал логической единицы, выход триггера соединен с .вторым входом элемента И-НЕ, выход которого  в55 л етс  выходом блока, информационные- входы счетчика  вл ютс  третьей и четвертой входными шинами бло- ка.

   18 21

   2f.

   7

   8шМ55

   50

   36

   Редактор Е.Папп

   Составитель Ю.Сибир к

   Техред А.Кравчук Корректор О.Кравцова

   Заказ 5713/54. Тираж 900Подписиое

   -ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие,г. Ужгород, ул. Проектна , 4

   52

   -I

   Я

   Л

   Фиг. 2