SU1324107A1 - G-flip-flop - Google Patents

G-flip-flop Download PDF

Info

Publication number
SU1324107A1
SU1324107A1 SU853969813K SU3969813K SU1324107A1 SU 1324107 A1 SU1324107 A1 SU 1324107A1 SU 853969813 K SU853969813 K SU 853969813K SU 3969813 K SU3969813 K SU 3969813K SU 1324107 A1 SU1324107 A1 SU 1324107A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
elements
inputs
flop
Prior art date
Application number
SU853969813K
Other languages
Russian (ru)
Inventor
Борис Соломонович Цирлин
Original Assignee
Институт Социально-Экономических Проблем Ан Ссср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Социально-Экономических Проблем Ан Ссср filed Critical Институт Социально-Экономических Проблем Ан Ссср
Application granted granted Critical
Publication of SU1324107A1 publication Critical patent/SU1324107A1/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано дл  индикации моментов окончани  параллельных переходных процессов . Цель изобретени  - снижение нагрузки на входы Г-триггера. Устройство содержит RS-триггер, элементы И-НЕ 4, 5, 2n-t элементов ИЛИ и Зп-3 элементов И, где п - четные и нечетные входы. Дл  достижени  поставленной цели в устройство введены новые св зи. 1 ил. 00 К5 The invention relates to computing, can be used to indicate the end points of parallel transients. The purpose of the invention is to reduce the load on the inputs of the G-flip-flop. The device contains an RS-trigger, elements AND-NOT 4, 5, 2n-t elements OR and Zn-3 elements And, where n - even and odd inputs. To achieve this goal, new connections have been introduced into the device. 1 il. 00 K5

Description

Изобретение относитс  к вычисли- i тельной технике и может быть использовано дл  индикации моментов окончани  параллельных переходных процессов ,The invention relates to a computing technique and can be used to indicate the end points of parallel transients,

. Целью изобретени   вл етс  снижение нагрузки на входы Г-триггера.. The aim of the invention is to reduce the load on the inputs of the G-flip-flop.

На чертеже представлена схема Г- триггера.The drawing shows the scheme of the G-trigger.

Г-триггер с четырьм  четными и нечетными входами содержит RS-триг- гер 1 на первом 2 и .втором 3 элементах И-НЕ, третий 4 и четвертый 5 элементы И-НЕ, элементы ИЛИ 6.1-6.7 и элементы И7,1-7.9оThe G-flip-flop with four even and odd inputs contains the RS-flip-flop 1 on the first 2 and the second 3 AND-NOT elements, the third 4 and fourth 5 AND-NOT elements, OR 6.1-6.7 elements and I7.1-7.9 elements about

Выход элемента 6.1 соединен с входом элемента 2, а выход элемента 6.1 где i 2,3, - с первыми входами элементов 7.(1-1) и 6.(i-1). Выход элемента 7.1 соединен с первым входом элемента 4, а выход элемента 7.j, где j 2,.,.,5, - с вторым входом элемента 7,(j-1). Выход элемента 2 соединен с вторым входом элемента 7.5, а выход элемента 3-е первым входом элемента 5, второй вход котрого соединен с выходом элемента 4 и входом элемента 3, а выход - с выходом 8 Г- триггера, четньм 9.k и нечетньй lO.k входы которого, где k 1,...,4, сое- динены с первыми входами элементов 6(k+3) и 7.(k+5) соответственно. . Второй вход элемента 6.1 соединен с выходом элемента 6.4 и вторым входом элемента 7.6, выход которого соеди- -лен с вторыми входами элементов 4 и 6,4. Второй вход элемента 6.1 соединен с выходом элемента 6.(1+3) и вторым входом элемента 7.(1+5), выход которого соединен с вторыми вхо- дами элементов 6.(1+3) и 7.(1+1), первый вход элемента 6,3 соединен с выходом элемента 6,7 и вторым входом элемента 7.9, выход которого соедине с вторыми входами элементов 6.7 и 7.5.The output of element 6.1 is connected to the input of element 2, and the output of element 6.1 where i 2,3, - with the first inputs of elements 7. (1-1) and 6. (i-1). The output of element 7.1 is connected to the first input of element 4, and the output of element 7.j, where j 2,.,., 5, is connected to the second input of element 7, (j-1). The output of element 2 is connected to the second input of element 7.5, and the output of element 3 is the first input of element 5, the second input of which is connected to the output of element 4 and the input of element 3, and the output - to the output of 8 G - trigger, even 9.k and odd lO.k whose inputs, where k 1, ..., 4, are connected to the first inputs of elements 6 (k + 3) and 7. (k + 5), respectively. . The second input of element 6.1 is connected to the output of element 6.4 and the second input of element 7.6, the output of which is connected to the second inputs of elements 4 and 6.4. The second input of element 6.1 is connected to the output of element 6. (1 + 3) and the second input of element 7. (1 + 5), the output of which is connected to the second inputs of elements 6. (1 + 3) and 7. (1 + 1 ), the first input of the element 6.3 is connected to the output of the element 6.7 and the second input of the element 7.9, the output of which is connected to the second inputs of the elements 6.7 and 7.5.

Г-триггер работает следующим образом ,The g-trigger works as follows

Если в исходном состо нии на вхо- дах 9.k и lO.k имеетс  нулевой сигнал , то на выходах элементов 6.1-6.7 и 7.1-7.9 также устанавливаетс  нулевой логический сигнал, на выходах элементов 2 и 4 - единичный, на вы- ходе элемента 3 - нулевой, т.е. RS-- триггер 1 находитс  в нулевом состо нии , а на выходе элемента 5 (выходеIf in the initial state there is a zero signal at the inputs 9.k and lO.k, then the outputs of elements 6.1-6.7 and 7.1-7.9 also set a zero logic signal, at the outputs of elements 2 and 4 - single, at output element 3 is zero, i.e. RS-- trigger 1 is in the zero state, and at the output of element 5 (output

8) устанавливаетс  единичный логический сигнал.8) a single logic signal is established.

При переключении сигналов на входах 9.k и lO.k сначала переключаетс  элемент 6(k+3) и на его выходе по вл етс  единичный логический сигнал , только после этого такой же сигнал по вл етс  на выходе элемента 7,(k+3). Переключение элемента . 6.(k+3) вызывает переключение элемента 6.k, а переключение элементов 7.9-7.6 - последовательное переключение элементов 7„5-7.1, а затем и элемент 4, на выходе которого по вл етс  нулевой логический сигнал. Последнее вызывает переключение RS- триггера 1, причем сначала на выходе элемента 3 по вл етс  единичный ло- Гический сигнал, а затем на выходе элемента 2 - нулевой. В результате снова начинаетс  последовательное переключение элементов 7,5-7.1, которое вызывает по вление нулевых логических сигналов на выходах этих элементов и единичного логического сигнала - на выходе элемента 4, после чего переключаетс  элемент 5 и на вь1ходе 8 по вл етс  нулевой логн- ческий сигнал. Этим завершаетс  переходной процесс в этой фазе работы Г-триггера.When switching signals at inputs 9.k and lO.k, element 6 (k + 3) switches first and a single logic signal appears at its output, only after that the same signal appears at the output of element 7, (k + 3 ). Switch item. 6. (k + 3) causes switching of the element 6.k, and switching of elements 7.9-7.6 - sequential switching of elements 7 „5-7.1, and then also element 4, at the output of which a zero logic signal appears. The latter triggers the switching of the RS-flip-flop 1, and first a single logical signal appears at the output of element 3, and then zero at the output of element 2. As a result, sequential switching of elements 7.5–7.1 starts again, which causes the appearance of zero logic signals at the outputs of these elements and a single logical signal at the output of element 4, after which element 5 switches and in turn 8 output 8 appears zero logic signal. This completes the transition process in this phase of the G-flip-flop.

При обратном переключении сигна- лов ffa выходах 9.k и lO.k Г-триггера сначала переключаетс  элемент 7.(k+5) и на его выходе по вл етс  нулевой логический сигнал, только после этого такой же сигнал по вл етс  на выходе элемента 6.(k+3). В результате происходит последовательное переключение элементов 6.3-6.1 и на их выходах по вл ютс  нулевые логические сигналы, после чего происходит переключение RS-триггера 1, причем сначала на выходе элемента 2 по вл етс  единичньй логический сигнал, а затем - на выходе элемента 3 нулевой. По вление единичного логического сигнала на выходе элемента 2 не вызьшает переключени  элемента 7.5, так как на входе последнего имеетс  нулевой логический сигнал с выхода элемента 7.9. Переключение RS-триггера 1 вызывает переключение элемента 5, и на выходе 8 по вл етс  единичньй логический сигнал, завершающий переходньй процесс в этой фазе работы Г-триггера, которьй приIn the case of the reverse switching of signals ffa by the outputs 9.k and lO.k of the G-flip-flop, element 7 is first switched (k + 5) and a zero logic signal appears at its output, only after that the same signal appears at the output element 6. (k + 3). As a result, sequential switching of elements 6.3-6.1 occurs and zero logic signals appear at their outputs, after which RS-flip-flop 1 switches, and first a single logic signal appears at the output of element 2, and then zero at the output of element 3 . The appearance of a single logical signal at the output of element 2 does not cause switching of element 7.5, since at the input of the latter there is a zero logical signal from the output of element 7.9. Switching RS-flip-flop 1 causes switching of element 5, and at output 8 a single logical signal appears, completing the transition process in this phase of the G-flip-flop, which

этом снова окажетс  в исходном состо нии .this will again be in its original state.

При по влении на входах 9.k и 10. Г-триггера единичных логических сигналов первым переключаетс  элемент ИЛИ 6.(k+3), а при по влении нулевых первым переключаетс  элемент И 7.(k+ +5). Это и позвол ет разделить вход известного Г-триггера на два, подключив к ним пару элементов И и ИЛИ, охваченных триггерной св зью. Эти элементы должны быть усиливающими.When appearing at the inputs 9.k and 10. The G-flip-flop of single logic signals, the element OR 6 switches first. (K + 3), and when the zero signals appear, the first element 7 switches. 7. (k + +5). This makes it possible to divide the input of the well-known G-trigger into two, connecting to them a pair of AND and OR elements covered by the trigger connection. These elements must be reinforcing.

Таким образом, схема имеет меньшу нагрузку на входы Г-триггера, каждый из которых соединен с входом только рдного элемента И или ИЛИ.Thus, the circuit has less load on the inputs of the G-flip-flop, each of which is connected to the input of only a solid AND or OR element.

Claims (1)

Формула изобретени Invention Formula Г-триггер с п четными и нечетными входами, содержащий RS-триггер на первом и втором элементах И-НЕ, третий и четвертый элементы И-НЕ, (2.п- -1) элементов ИЛИ и (Зп-3) элементов И, выход перввго элемента ИЛИ соеди- иен с входом первого элемента И-НЕ, а выход i-ro элемента ИЛИ, где i 2,..,,(п-1) - с первыми входами (i-l)-x элементов И и ИЛИ, выход первого элемента И соединен с первым входом третьего элемента И-НЕ, а выход j-ro элемента И, где j 2,..., (2п-3), - с вторым входом tj-lj-roG-flip-flop with n even and odd inputs, containing an RS-flip-flop on the first and second NAND elements, the third and fourth NAND elements, (2.n--1) OR elements and (Zn-3) AND elements, the output of the first element OR is connected to the input of the first element NAND, and the output of the i-element OR, where i 2, .. ,, (n-1) - with the first inputs (il) -x elements AND and OR, the output of the first element AND is connected to the first input of the third element NAND, and the output of the j-ro element I, where j 2, ..., (2n-3), is connected to the second input tj-lj-ro элемента И, выход первого элемента И-НЕ соединен с вторым входом (2п-3) го элемента И, а выход второго элемента И-НЕ - с первым входом четвертого элемента И-НЕ, второй вход которого соединен с выходом третьего элемента И-НЕ и входом второго элемента И-НЕ, а выход - с вькодом Г- триггера, k-й четный вход которого, где k 1,...,п, соединен с первым входом (n+k-1)-ro элемента ИЛИ, о т- личающийс  тем, что, с .целью снижени  нагрузки на зходы Г- триггера, его k-й нечетный вход соединен с первым входом (2n+k-3)-ro элемента И, второй вход первого элемента ИЛИ соединен с выходом п-го элемента ИЛИ и вторым входом (2п-2)- го элемента И, выход которого соединен с вторыми входами п-го элемента ИЛИ и третьего элемента И-НЕ, второй вход i-ro элемента ИЛИ соединен с выходом (n+i-1)-ro элемента ИЛИ и вторым входом. ()-ro элемента И, выход которого соединен с вторым входом ()-ro элемента ИЛИ и первым входом (п+1-3)-го элемента И первый вход (n-l)-ro элемента ИЛИ соединен с выходом (2п-1)-го элемент ИЛИ и вторым входом (Зп-3)-го элемента И, выход которого соединен с вторыми входами {2п-1)-го элемента ИЛИ (2п-3)-го элемента И. .element I, the output of the first element AND-NOT connected to the second input (2n-3) of the element I, and the output of the second element AND-NOT to the first input of the fourth element AND-NOT, the second input of which is connected to the output of the third element AND AND and the input of the second NAND element, and the output with the V-code of the flip-flop, the k-th even input of which, where k 1, ..., p, is connected to the first input of the (n + k-1) -ro element OR, This is due to the fact that, in order to reduce the load on the G-trigger trigger, its kth odd input is connected to the first input (2n + k-3) -ro of the AND element, the second input of the first OR element is connected to you Od of the nth element OR and the second input (2p-2) of the AND element, the output of which is connected to the second inputs of the nth element OR and the third AND – NEA element, the second input of the i-ro element OR is connected to the output (n + i-1) -ro element OR and the second input. () -ro of the AND element whose output is connected to the second input () -ro of the OR element and the first input of (n + 1-3) -th element AND the first input of (nl) -ro element OR is connected to the output (2n-1) -th element OR and the second input (Зп-3) -th element AND, the output of which is connected to the second inputs of the {2n-1) -th element OR (2n-3) -th element I. Редактор Л.Веселовска Editor L. Veselovska Составитель О.СкворцовCompiled by O. Skvortsov Техред Л.Олийиык Корректор Г,РешетникTehred L. Oliyyyk Proofreader G, Reshetnik Заказ 2972/56Order 2972/56 Тираж 901ПодписноеCirculation 901 Subscription ВНИИПИ Государственного комитета СССР.VNIIPI USSR State Committee. по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб, д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab, 4/5 ПроизводственноProduction -полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4printing enterprise, Uzhgorod, st. Project, 4
SU853969813K 1985-09-16 1985-09-16 G-flip-flop SU1324107A1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853969813A SU1324106A1 (en) 1985-09-16 1985-09-16 G-flip=flop

Publications (1)

Publication Number Publication Date
SU1324107A1 true SU1324107A1 (en) 1987-07-15

Family

ID=21202845

Family Applications (3)

Application Number Title Priority Date Filing Date
SU853969813A SU1324106A1 (en) 1985-09-16 1985-09-16 G-flip=flop
SU853969813K SU1324107A1 (en) 1985-09-16 1985-09-16 G-flip-flop
SU853969813L SU1324108A1 (en) 1985-09-16 1985-09-16 G-flip-flop

Family Applications Before (1)

Application Number Title Priority Date Filing Date
SU853969813A SU1324106A1 (en) 1985-09-16 1985-09-16 G-flip=flop

Family Applications After (1)

Application Number Title Priority Date Filing Date
SU853969813L SU1324108A1 (en) 1985-09-16 1985-09-16 G-flip-flop

Country Status (1)

Country Link
SU (3) SU1324106A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР №945960, кл. Н 03 К 21/40, 1982. Авторское свидетельство СССР № 1081801, кл. Н 03 К 21/40, 1984. *

Also Published As

Publication number Publication date
SU1324108A1 (en) 1987-07-15
SU1324106A1 (en) 1987-07-15

Similar Documents

Publication Publication Date Title
SU1324107A1 (en) G-flip-flop
KR840000114A (en) Phase comparator
US3473129A (en) Circuit arrangement for the production of two pulse series phase-shifted by 90
US3212009A (en) Digital register employing inhibiting means allowing gating only under preset conditions and in certain order
US3448295A (en) Four phase clock circuit
SU471581A1 (en) Sync device
SU1162019A1 (en) Multiinput flip-flop
SU1226660A1 (en) Frequency divider with 19:1 countdown
SU1140168A1 (en) Multistable storage register
SU1188887A1 (en) Versions of ternary complement flip-flop
SU1096759A1 (en) Flip-flop
SU1354414A1 (en) Frequency divider by three
SU1363180A1 (en) Homogeneous structure cell
SU587506A1 (en) Shift register with error correction
SU1481788A1 (en) Connection vector production matrix device
SU1246354A1 (en) Conditioner of control signals
SU1676097A1 (en) Synchronous frequency divider
SU1187166A1 (en) Device for priority selecting of signals
SU1437969A2 (en) Flip-flop
SU1444962A1 (en) Series-parallel code to parallel code converter
SU1374428A1 (en) Displacement-to-code converter
SU1571772A1 (en) Device for reduction of fibonacci code to minimum form
SU1225009A1 (en) Synchronous frequency divider with 10:1 countdown
SU1274135A1 (en) Pulse shaper
SU1314335A1 (en) Device for comparing two numbers