1 Изобретение относитс к вычислительной технике и может быть использовано дл индикации моментов окончани параллельных переходных процес сов. Известен Г-триггер, содержащий ,многовходовыв элементы ИЛИ и И-НЕ, входы которых попарно объединены и соединены с входами Г-триггера, два двухвходовых элемента И-НЕ, образующих RS-триггер, к входам сброса и установки которого подключены соответственно выходы многовходовых элементов И-НЕ и ИЛИ, и двухвходовый элемент И, выхбд которого вл етс выходом Г-триггера, а входы соединены с пр мым выходом RS-триггера и вы ходом многовходового элемента И-НЕ, дополнительный вход которого соедине с инверсным выходом R.S-TpHrrepa 13. Недостаток устройства - низкое быстродействие. Наиболее близким к предлагаемому вл етс Г-триггерj содержащий RSтриггер на элементах И-НЕ, элемент И-HEj, а также К (К - число входов) элементов И и К элементов ИЛИ, причем выход элемента И-НЕ соединен с входом установки RS-триггера, пр мой выход которого соединен с первым входом первого элемента И, выход и второй вход которого соединены соответственно с выходом Г-триггера и выходом элемента И-НЕ,первый вход ко торого соединен с первым входом Г-триггера, вход сброса RS-триггера соединен с выходом первого элемента ИЖ, каждый М-й вход (М 2,3,...,К) соединен с первыми входами М-го элемента И и М-го элемента ИЛИ, а второй вход каждого элемента ИЛИ, начина с второго и до К-1-го, соединен с выходом следующего элемента ИЛИ, а инверсный выход RS-триггера соединен с вторым входбм К-го элемента . Недостатком известного Г-триггера вл етс относительно низкое быстродействие . Цель изобретени - повьшение быст родействи Г-триггера.Поставленна цель достигаетс тем, что в Г-триггер, содержащий RS-триггер на элементах И - НЕ, элемент И-НЕ, а также К (К - число входов ) элементов И и К элементов ИЛИ, причем выход элемента И-НЕ соединен с входом установки RS-триггера, пр мой выход которого соединен с первым входом первого элемента И, выход 9 и второй вход которого соединены соответственно с выходом Г-триггера и выходом элемента И-НЕ, первый вход которого соединен с первым входом Г-триггера, вход сброса RS-триггера, соединен е выходом первого элемента ИЛИ, каждьо М-й вход (М 2,3,...,К) соединен с первыми входами М-го элемента И и М-го элемента ИЛИ, второй вход каждого элемента HIDi, начина с второго и до К-1-го, соединен с выходом следующего элемента ИЛИ, а инверсный выход RS-триггера соединен с вторым входом К-го элемента И, введены RS-триггер на элементах ИЛИ-НЕ И дополнительный элемент ИЛИ-НЕ, выход которого соединен с входом установки RS-триггера, пр мой выход которого соединен с первым входом первого элемента РШИ, второй вход которого соединен с выходом дополнительного элемента ИЛИ-НЕ, первый и второй входы которого соединены соответственно с первым входом Гтриггера и выходом второго элемента ИЛИ, инверсный выход RS-триггера соединен Сч вторым входом К-го элемента ИЛИ, первый вход которого соединен с входом сброса RS-триггера, второй вход элемента И-НЕ соединен с выходом второго элемента И, а второй вход каждого элемента И, кроме первого и последнего, соединен с выходом следующего элемента И. На чертеже показана структурна схема Г-трИггера. Г-триггер содержит RS-триггер 1 на элементах И-НЕ 2 и .3, элемент И-НЕ 4, а также К (К - число входов) элементов И и К элементов ИЛИ 6-1-6 К, выход элемента И-НЕ соединен с входом установки RS-триггера 1, пр мой выход которого соединен с первым входом первого элемента И , выход и второй вход которого соединены соответственно с выходом 7 Г-триггера и выходом элемента 4, первьй вход которого соединен с первым входом Г-триггера , вход сброса RS-триггера 1 соединен с вькодом первого элемента ИЛИ 6-1, каждый М-й вход См 2,3,...,К) соединен с первыми входами М-го элемента И и М-го элемента ИЛИ , второй вход каждого элемента ИЛИ, начина с второго и до К-1-ГО , соединен с выходом следующего элемента ИЛИ, JI инверсный выход RS-триггера 1 соединен с вторым входом К-го элемента И. , Г-триггер также содержит RS-триггер 9 на элементах ИЛИ-НЕ 10 и 11 и дополнительньй элемент ИЛИ-НЕ 12, выход которого соединен с входом установки RS-триггера 9, пр мой выход которого соединен с первым входо первого элемента ИЛИ , второй вход которого соединен с выходом дополнительного элемента ИЛИ-НЕ 12, первый и второй входы которого соединены соответственно с первым входом 8-1 Г-триггера и выходом второго элемента ИЛИ 6-2, инверсный выход RS-триггера 9 соединен с вторым входом К-го элемента ИЛИ 6-К, первый вход которого соединен с входом сброса RS-триггера 9, а второй вход элемента И-НЕ 4 соединен с выходом второго элемента И 5-2, а второй вход каждог элемента И, кроме первого и последнего , соединен с выходом следующего элемента И. Г-триггер работает следующим образом . Пусть в исходном состо нии на вхо дах . , Г-триггера имеетс нулевой логический сигнал, при этом на выходах элементов И и установитс нулевой логический сигнал, а на выходе элемента А - единичный , пусть также исходно в RSтриггерах 1 и 9 установлено нулевое состо ние, т.е. на выходах элементов 3 и 11 имеетс Нулевой логический сигнал, а на выходах элементов 2 и 10 - единичный. При этом на выходе элементов и установитс единичный логический сигнал, а на выходах элементов и 12 - нулевой. Нулевой логический сигнал будет при этом тат&ае на выходе элемента т.е. на выходе 7 Г-триггера. . При переключении сигналов на входах Г-триггера начнетс последовательное переключение элементов , и А, причем сначала единичный логический сигнал по витс на выходе элемента , затем , а затем на выходе элемента А по витс нулевой логический сигнал. Одновременно с этим в RS-триггере 9 будет установлено еди11ичное состо ние, в результате чего на выходе элемента по витс единичный логический сигнал Переключение элемента А вызовет уста новку в единичное состо ние RS-триггера 1, при этом сначала на выходе элемента 3 по витс единичный логический сигнал, а затем (при условии, что к этому моменту на выходе элемента установитс едининньш логический сигнал) на выходе элемента 2 по витс нулевой логический сигнал.Это вызовет новое последовательное переключение элементов , и А, причем на выходе первых двух установитс нулевой логический сигнал, а на выходе последнего - единичный, после чего единичный логический сигнал установитс на выходе элемента , т.е. на выходе 7 Г-триггера, .чем и заверщитс переходный процесс в этой фдзе его работы. При обратном переключении сигналов на входах Г-триггера начнемс последовательное переключение элементов , и 12, причем сначала логический сигнал установитс на выходе элемента , затем , а затем на выходе элемента 12 по витс единичный логический сигнал. Это повлечет установку нулевого состо ни в RS-триггере, причем сначала по витс нулевой логический сигнал на выходе элемента 11, а затем единичный на выходе элемента 10. Это вызовет новое последовательное переключение , и 12, причем на выходе первых двух установитс еди (Ничный логический сигнал, а на выхо|Де последнего - нулевой, после чего нулевой логический сигнал устанЬвитс на выходе элемента . Переключение элемента вызовет установку нуле|Вого состо ни в ЯЗ триггере 1, при зтом сначала на выходе элемента 2 по витс единичный логический сигнал, а затем на выходе элемента 3 - нулевой . Последнее вызовет по вление нулевого логического сигнала на выходе элемента , т.е. на выходе 7 Г-триггера, чем и завершитс переходный процесс в этой фазе его работы. При этом Г-триггер снова окажетс в исходном состо нии. Из приведенного описани функционировани Г-триггера видно, что в обеих фазах его работы вне зависимости от разброса величин задержек элементов Г-триггера и пор дка переключени сигнала на его входах сигнал на его выходе 7 переключаетс последним , что гарантирует достоверную работу предлагаемого устройства . Поскольку в предлагаемом Г-триггере при подаче на его входы единичных сигнапов максимальна задержка равна (2K+3)t, где Т - задержка одного злемента , обеспечиваетс повышение быстродействи .1 The invention relates to computing and can be used to indicate the end points of parallel transients. The G-flip-flop is known, containing, multiple-input elements OR and NAND, whose inputs are pairwise combined and connected to the inputs of the G-flip-flop, two two-input elements AND-NOT forming the RS-flip-flop, the outputs of the multi-input elements are connected to the reset inputs and installation. AND-NOT and OR, and the two-input element AND, whose output is the output of the G-flip-flop, and the inputs are connected to the direct output of the RS-flip-flop and the output of the multi-input element AND-NOT, the auxiliary input of which is connected to the inverse output RS-TpHrrepa 13 The lack of the device is neither speed performance. The closest to the proposed is the G-flip-flop containing RS trigger on the AND-NOT elements, the AND-HEj element, and K (K is the number of inputs) of the AND and K elements of the OR, and the output of the AND-NE element is connected to the installation input RS- trigger, the direct output of which is connected to the first input of the first element AND, the output and second input of which are connected respectively to the output of the G-trigger and the output of the NAND element, the first input of which is connected to the first input of the G-trigger, reset input RS-trigger connected to the output of the first element IL, each M-th input (M 2,3, ..., K) Comm inn with the first inputs of the M-th element AND and the M-th element OR, and the second input of each element OR, starting from the second to K-1, is connected to the output of the next element OR, and the inverse output of the RS flip-flop is connected to the second input of the K-th element. A disadvantage of the known G-flip-flop is the relatively low speed. The purpose of the invention is to increase the speed of the G-flip-flop. The goal is achieved by the fact that the G-flip-flop containing an RS-flip-flop on the AND elements is NOT the NAND element and K (K is the number of inputs) of the I and K elements OR, the output of the NAND element is connected to the input of the RS-flip-flop installation, the direct output of which is connected to the first input of the first element I, the output 9 and the second input of which is connected respectively to the output of the G-flip-flop and the output of the NAND element, the first input which is connected to the first input of the G-flip-flop, the reset input of the RS-flip-flop, connected the output of the first element OR, each Mth input (M 2,3, ..., K) is connected to the first inputs of the Mth element AND and the Mth element OR, the second input of each element HIDi, starting from the second and to K -1-th, connected to the output of the next element OR, and the inverse output of the RS-flip-flop is connected to the second input of the K-th element AND, an RS-flip-flop is introduced on the OR-NOT AND additional element OR-NOT, the output of which is connected to the installation input RS flip-flop, the direct output of which is connected to the first input of the first RSHI element, the second input of which is connected to the output additionally element OR NOT, the first and second inputs of which are connected respectively to the first input of Gtrigger and the output of the second element OR, the inverse output of the RS flip-flop is connected to the second input of the K-th element OR, the first input of which is connected to the reset input of the RS flip-flop, the second the input element AND-NOT connected to the output of the second element And, and the second input of each element And, except the first and last, is connected to the output of the next element I. The drawing shows the block diagram of the L-trIgger. The G-flip-flop contains an RS-flip-flop 1 on the AND-NOT 2 and .3 elements, the AND-NO 4 element, as well as K (K is the number of inputs) of the I and K elements of the elements OR 6-1-6 K, the output of the I- element NOT connected to the setup input of the RS flip-flop 1, the direct output of which is connected to the first input of the first element I, the output and second input of which are connected respectively to the output of the 7 G-flip-flop and the output of the element 4, the first input of which is connected to the first input of the G-flip-flop , the reset input of the RS flip-flop 1 is connected to the code of the first element OR 6-1, each M-th input Cm 2,3, ..., K) is connected to the first inputs of the M-th element This AND and M-th element OR, the second input of each element OR, starting from the second and up to K-1-GO, is connected to the output of the next element OR, JI the inverse output of RS-flip-flop 1 is connected to the second input of the K-th element I. The G-flip-flop also contains RS-flip-flop 9 on the elements OR-NO 10 and 11 and an additional element OR-NON 12, the output of which is connected to the input of the RS-flip-flop 9, the direct output of which is connected to the first input of the first element OR, the second the input of which is connected to the output of an additional element OR NOT 12, the first and second inputs of which are connected respectively, with the first input 8-1 of the G-flip-flop and the output of the second element OR 6-2, the inverse output of the RS-flip-flop 9 is connected to the second input of the K-th element OR 6-K, the first input of which is connected to the reset input of the RS-flip-flop 9, and the second input of the element AND-NOT 4 is connected to the output of the second element AND 5-2, and the second input of each element AND, except the first and last, is connected to the output of the next element I. The G-flip-flop works as follows. Let it be in the initial state at the inputs. The G-flip-flop has a zero logic signal, where a zero logic signal is set at the outputs of the And elements, and a single signal at the output of the A element, even if the initial state of the Triggers 1 and 9 is set to zero, i.e. at the outputs of elements 3 and 11 there is a Zero logic signal, and at the outputs of elements 2 and 10 - a single signal. In this case, a single logical signal is established at the output of the elements, and zero at the outputs of the elements and 12. The zero logical signal will be tat & ae at the output of the element i. output 7 G-trigger. . When switching signals at the inputs of the G-flip-flop, a sequential switching of elements, and A, will begin, first a single logical signal will appear at the output of the element, then, and then at the output of element A, a zero-logic signal will appear. At the same time, a single state will be set in RS-flip-flop 9, resulting in a single logical signal at the element output. Switching element A will cause the RS flip-flop 1 to be set to one, at first the single signal at the output of element 3 a logical signal, and then (assuming that a single logical signal is set at the output of the element) the output of element 2 results in a zero logical signal. This will cause a new sequential switching of elements, and A, and de ustanovits first two zero logic signal at the output of the latter and - the unit, whereupon the unit ustanovits logic signal on the output member, i.e., at the output of 7 G-triggers, which will end the transition process in this section of his work. With the reverse switching of the signals at the inputs of the G-flip-flop, a sequential switching of the elements will begin, and 12, first the logical signal will be set at the output of the element, and then, at the output of element 12, a single logical signal will appear. This will set the zero state in the RS flip-flop, first a zero logic signal is output at the output of element 11, and then a single at the output of element 10. This will cause a new sequential switching, and 12, and one will be set at the output of the first two the signal, and the last | De | output is zero, after which the zero logical signal is set at the output of the element. Switching the element will cause the setting of the zero | Vogo state in the GL switch triggered 1, while first the output of the element 2 turns on logically The first signal and then zero at the output of element 3. The latter will cause the appearance of a zero logical signal at the element output, i.e., at the output of the 7 G trigger, which completes the transient process in this phase of its operation. From the above description of the G-flip-flop operation, it can be seen that in both phases of its operation, regardless of the spread of the delay values of the G-flip-flop elements and the order of switching the signal on its inputs, the signal on its output 7 switches last, which guarantees authentic th operation of the device. Since, in the proposed G-flip-flop, when single signals are applied to its inputs, the maximum delay is (2K + 3) t, where T is the delay of one element, the speed increase is ensured.