SU1307455A1 - Последовательное множительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  умножени  синхронно поступающих младшими разр дами вперед чисел, выраженных в различных Р-нчных системах счислени , Целью изобретени   вл етс  расширение функциональных воз 40 / J9 |1 т: г (Л Ч ел :л

Description

можностей за счет перестройки основани  системы счислени . Перемножаемые числа могут быть записаны в системе счислени  с произвольным основанием Р, где дл  записи любого основани  используетс  одно и то же количество двоичных разр дов. При работе с меньшими основани ми в неиспользуемые двоичные разр ды сомножителей записываютс  нули. Сомножители имеют г Р-ичных разр дов и могут быть простыми дроб ми, смешанными дроб ми или целыми числами в любой комбинации. Сомножители подаютс  синхронно младшими разр дами вперед по одному Р-ич- ному разр ду в такте. Младша  часть произведени  выдаетс  с 1-го по г-й такт, старша  часть произведени  выдаетс  начина  с (г+1)-го такта. Младша  и старша  части произведени  выдаютс  по раздельным выходам. Изме1

Изобретение относитс  к вычислительной технике и предназначено дл  умножени  чисел, представленных в различных Р-ичных системах счислени  и, поступающих синхронно, младшими разр дами вперед.

Цель изобретени  - расширение фунциональных возможностей путем перестройки основани  системы счислени .

На фиг.1 изображена функциональна 

.-

схема устройства; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - функциональна  схема выходного сумматора; на фиг.4 - функциональна  схема узла образовани  пере носа,

В состав устройства вход т первый 1 и второй 2 регистры сомножителей, группа умножителей 3, образующих блок формировани  частичных произведений, группа узлов 4 суммировани , образу- юпдах блок суммировани , регистр 5 хранени  поразр дньпс сумм, регистр 6 хранени  переносов, первый 7 и вто- рой 8 буферные регистры, три коммутатора 9 - П, выходной сумматор 12, элемент 13 пам ти, дешифратор 14 ос- йовани  системы счислени , сумматор 15 по модулю два, второй 16 и первый

17 триггеры знака, блок 18 унравленение основани  системы счислени  производитс  сменой кода основани  на шинах кода основани , Устройство может работать с числами различной разр дности, что достигаетс  изменением кода разр дности на шинах кода разр дности. В состав устройства вход т регистры 1 и 2 первого и второго сомножителей, блок формировани  частичных произведений, состо щий из группы умножителей 3, блок суммировани , состо щий из группы узлбй суммировани  4, регистров 5, 6 хранени  поразр дных сумм и поразр дных переносов , буферные регистры 7, 8, коммутаторы 9 - 11, выходной сумматор I2, элемент пам ти 13, дешифратор 14 основани  системы счислени , сумматор 15 по модулю два, два триггера знака 16, 17 и блок управлени  18. 1 з.п, ф-лы. 4 ил.

5

fO

t5

.

30

НИН, вход 19 первого сомножител , вход 20 второго сомножител , входы 21 и 22 знаков первого и второго сомножителей , выход 23 старшей части ; произведени , выход 24 младшей части произведени , вход 25 кода основани , выход 26 знака произведени , вход 27 кода разр дности, вход 28 начальной установки, вход 29 запуска, вход 30 внешней синхронизации, первый вход 31 синхронизации, второй вход 32 синхронизации , вход 33 отключени  коррекции . Узел 4 суммировани  имеет входы 34 выбора основани , выход 35 блокировки, входы 36 слагаемых, выходы 37 поразр дной суммы и выходы 38 поразр дного переноса.

Блок 18 управлени  имеет выход 39, выходы 40 разр дности и выходы 41 управлени . Блок 18 управлени  содержит генератор 42 тактовых импульсов, регистр 43 сдвига, элемент ИЛИ-НЕ 44, коммутатор 45 разр дности, дешифратор 46 разр дности, 1К-триггер 47 и элемент ИЛИ 48.

Выходной сумматор 12 образуют второй 49 и первый 50 сумматоры, коммутатор 51, узел 52 образовани  tiepe- носа, узел 53 коррекции, узел 54 инверсии , D-триггер 55, элемент И 56,

3

элемент ИЛИ 57 и узел 58 ограничени  разр дности.

Узел 52 образовани  переносов сдержит сумматоры 59 и 60, шифратор 61 и узел 62 инверсии.

Устройство работает следующим оразом .

Как положительные, так и отрицательные сомножители записаны пр мы кодами в используемой Р-ичной систме счислени  где Р 5 и подаютс  синхронно младшими разр дами впере на входы 19 и 20. Знаки сомножи- ел подаютс  на входы 21 и 22. Старша  часть произведени  вьщаетс  на выход 23, младша  часть произведени  на выход 24, а знак произведени  - на выход 26. Основание системы счи

лени , в которой работает устройство, определ етс  кодом основани , пода- 20 ваемым на вход 25. Величина основани  соответствует двоичному отображению кода основани . Например, при основании код основани  в двоичной форме 10111. Рассмотрим в качестве примера перемножение двух правильных дробей .(Г1) (5) (22) и .(8) (10) (13), выраженных в систе ме счислени  с основанием .

5

25

30

С каждым тактом сомножители А и В подаютс  на входы регис тров 1 и 2, в старших неиспользуемых при данном основании Р разр дах подаютс  нули. На выходах умножителей 3 образуютс  прор да вправо в следующем такте. Ввод сомножителей, образование углов и суммирование в тактах производитс  согласно с приведенной диаграммой ум- 5 ножени . В последнем г-м такте запи- сьтаютс  старшие разр ды сомножителей , на выходах узлов 4 образуютс  два Р-ичных числа, которые подаютс  на входы буферных регистров 7 и 8, этих двух чисел есть искомое произведение. По (г+1)-му такту два числа г-го такта записываютс  в буферные регистры 7 и 8, а их младшие разр ды через коммутаторы 9 и 10 подаютс  на числовые входы выходного сумматора 12, на выходах 23 которого образуетс  младший Р-ичный разр д произведени . С каждым следующим тактом на выходах 23 образуютс  очередные разр ды произведени . Знак произведени  определ етс  на сумматоре 15, первым тактом записываетс  в триггер 17, а (r-i-l)-M тактом -.в триггер 16 и въедаетс  на выход 26. На выходной сумматор 12 последовательно из буферных регистров 7 и 8 через коммутаторы 9 и 10 подаютс  значени  двух чисел г-го такта. При умножейии чисел, выраженных смешанными дроб ми или це- лъо4И числами в любой комбинации, включа  и правильные дроби, младшую часть произведени  получают на выходах . Младша  часть произведени  выдаетс  .с первого по г-й такт .

30

изведени  одноразр дных Р-ичных чи- Р вводе сомножителей разр ды млад- сел, записанных в регистрах 1 и 2. шей части произведени  последова- На входы управлени  каждого умножи- тельно с первого по г-й такт образу- тел  3 подаютс  сигналы выбора осно- тс  на выходах 37 поразр дных сумм вани  с выходов дешифратора 14 осно- п узлов 4(1) - 4(4) суммировани , которые подключены к входам коммутатора И . Сигналами управлени  выходов 41 блока 18 управлени  в первом такте на выход коммутатора 11 передает-.

вани . В исходном состо нии в (2,..., 4) разр дах регистроб 1 и 2 сомножителей и в регистрах 5 и 6 должны быть записаны нули. С каждым тактом

сомножители записываютс  в регистры с  значение поразр дной суммы с вы1 и 2, на входах узлов 4 суммирова- -хода 37 узла 4(1), во втором такте ни  в совокупности образуютс  в 1,с выхода 37 узла 4(2)..., в г-ом так2 ,3,... тактах соответственно 1-йте с выхода 37 узла 4(4) . Старша  часть

угол, 2-й угол, 3-й угол,.... На вы-произведени  выдаетс  по шинам 23 начи.

50

ходах узлов 4 суммировани  образуютс  в совокупности два Р-ичных числа суммы угла данного такта и двух чисел суммы предыдущего такта, сдвинутых на два Р-ичных разр да вправо в

на  с (г+1)-го такта. Таким образом, при перемножении двух произвольных трехразр дных чисел три мпадших разр да выдаютс  по шинам 24, а три старших - по шинам 23. Пор док просторону младших разр дов. Сумма в ви-сс изведени  определ етс  по значени м де двух чисел с выходов узлов 4 за- пор дков сомножителей, а величина письшаетс  каждым тактом в регистры 5.и 6 и подаетс  на соответствующие входы узлов 4 со сдвигом на два разцикла определ етс  по числу с большей разр дностью. При получении млад . шей и старшей частей произведени  знач

р да вправо в следующем такте. Ввод сомножителей, образование углов и суммирование в тактах производитс  согласно с приведенной диаграммой ум- ножени . В последнем г-м такте запи- сьтаютс  старшие разр ды сомножителей , на выходах узлов 4 образуютс  два Р-ичных числа, которые подаютс  на входы буферных регистров 7 и 8, этих двух чисел есть искомое произведение. По (г+1)-му такту два числа г-го такта записываютс  в буферные регистры 7 и 8, а их младшие разр ды через коммутаторы 9 и 10 подаютс  на числовые входы выходного сумматора 12, на выходах 23 которого образуетс  младший Р-ичный разр д произведени . С каждым следующим тактом на выходах 23 образуютс  очередные разр ды произведени . Знак произведени  определ етс  на сумматоре 15, первым тактом записываетс  в триггер 17, а (r-i-l)-M тактом -.в триггер 16 и въедаетс  на выход 26. На выходной сумматор 12 последовательно из буферных регистров 7 и 8 через коммутаторы 9 и 10 подаютс  значени  двух чисел г-го такта. При умножейии чисел, выраженных смешанными дроб ми или це- лъо4И числами в любой комбинации, включа  и правильные дроби, младшую часть произведени  получают на выходах . Младша  часть произведени  выдаетс  .с первого по г-й такт .

произведени  выдаетс  по шинам 23 начина  с (г+1)-го такта. Таким образом, при перемножении двух произвольных трехразр дных чисел три мпадших разр да выдаютс  по шинам 24, а три старших - по шинам 23. Пор док произведени  определ етс  по значени м пор дков сомножителей, а величина

цикла определ етс  по числу с большей разр дностью. При получении млад- .шей и старшей частей произведени  значёние пшныЗЗ должно быть раэ но нулю, ч ем производитс  отключение кр ррекции.

Claims (2)

1. Последовательное множительное устройство, содержащее два регистра сомножителей, регистры хранени  поразр дных сумм и поразр дных переносов , два буферных регистра, три коммутатора, выходной сумматор, два триггера знака, блок формировани  частичных произведений, блок суммировани , элемент пам ти и блок управлени , содержащий генератор тактовых импульсов, регистр сдвига, дешифратор разр дности, коммутатор разр дности , JK-триггер и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра сдвига и JK-триггера, входы первого и второго сомножителей устройства  вл ютс  информационными входами первых разр дов первого и второго регистров сомножителей соответственно , вход кода разр дности устройства  вл етс  входом дешифратора разр дности, выход которого соединен с управл ющим входом коммутатора разр дности и управл ющими входами первого и второго коммутаторов, вход начальной установки устройства соединен с R-входом JK-триггера, инверсный выход которого соединен с входами установки в О регистра сдвига и с 2-го по г-й разр дов (где г - раз

р дность сомножителей) первого и вто-45  вл етс  выходом знака произведени  рого регистров сомножителей, регист- устройства, вход кода основани  устров хранени  подразр дных сумм и переносов , первого триггера знака и  вл етс  первым входом синхронизации устройства, вход запуска устройства соединен с J-входом JK-триггера, вход внешней синхронизации устройства соединен с первым входом элемента ИЛИ, второй вход которого соединен с

ройства соединен с входом дешифратора основани  системы счислени  и с входом кода основани  выходного, суммато- 50 ра, выход третьего коммутатора  вл етс  выходом младшей части произведени  устройства, при этом в блок управлени  введен элемент ИЛИ-НЕ, а блок формировани  частичных произвевыходом коммутатора разр дности и  в- 55 дений содержит группу умножителей, а л етс  вторым выходом синхронизации блок суммировани  содержит группу устройства, выход элемента ИЛИ соеди- узлов суммировани , выход первого иен с К-входом JK-триггера, с входа- разр да регистра первого сомножител  ми разрешени  записи первого и второ- соединен с входами первого сомножи3074556

го буферных регистров и второго триггера знака и входом установки в О элемента пам ти, группа выходов регистра сдвига соединена с группой ин- формационных входов, выходы поразр дных переносов блока суммировани  соединены с информационными входами регистра хранени  поразр дных сумм и первого буферного регистра, выход ко10 торого соединен с информационным входом первого коммутатора, выход которого соединен с входом первого слагаемого выходного сумматора, вход второго слагаемого которого соединен с

f5 выходом второго коммутатора, информационный вход которого соединен с выходом второго буферного регистра, информационный вход которого соединен с информационными входами третьего ком20 мутатора и регистра хранени  поразр дных сумм, Z-й разр д информационного входа которого (где ,...,г) соединены с выходами (Р-1)-го разр да поразр дной суммы блока суммиро2;5 вани , выход переноса выходного сумматора соединен с информационным входом элемента пам ти, выход которого соединен с входом переноса выходного сумматора, выход суммы которого  в30 л етс  выходом старшей части произведени  устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей путем перестройки основани  системы

ас счислени , в него введены сумматор по модулю два и дешифратор основани  системы счислени , причем входы знаков первого и второго сомножителей  вл ютс  первым и вторым входами сум40 матора по модулю два, выход которого соединен с информационным входом первого триггера знака, выход которого соединен с информационным входом второго триггера знака, выход которого

ройства соединен с входом дешифратора основани  системы счислени  и с входом кода основани  выходного, суммато- 50 ра, выход третьего коммутатора  вл етс  выходом младшей части произведени  устройства, при этом в блок управлени  введен элемент ИЛИ-НЕ, а блок формировани  частичных произве7 . 1307455 8

i-го умножителей труп- суммировани  группы соединены сооттел  первого и пы (где ,4,,.,,2 г), выход первого разр да регистра второго сомножител  соединен с входами первого сомножител  (21+1)-го умножител  группы и входом второго сомножител  первого умножител  группы, выход К/2-го раз-р да (где ,,..2г) регистра первого сомножител  соединен с входом второго сомножител  второго и К-го умножителей группы, выход К/2-го разр да регистра второго сомножител  соединен с входами второго сомножител  третьего и (К+1)-го умножител  группы, выход дешифратора основани  системы счислени  соединен с входами выбора основани  системы счислени  всех умножителей группы, всех узлов суммировани  группы и выходного сумматора , выход старшего разр да первого умножител  группы соединен с информационным входом первого разр да регистра хранени  попазр дных : сумм, входы первого и второго слагаемых р-го узла суммировани  группы ( где ,4,...,г) соединены с выходами младших разр дов соответственно (2р-2)-го и (2р-1)-го умножителей группы, входы третьего и четвертого слагаемых р-го узла суммировани  группы соединены с выходами старших разр дов соответственно 2р-го и (2р+1)-го умножителей группы, входы п того и шестого слагаемых К/2-го узла суммировани  группы соединены с выходами (К/2-1)-х разр дов соответственно регистров хранени  поразр дных переносов и поразр дных сумм, вход первого слагаемого первого узла суммировани  группы соединен с входом О устройства и входами третьего и четвертого слагаемых г-го узла суммировани  группы, выходы младших разр дов первого умножител  группы Соединены с входами второго слагаемого первого узла суммировани  группы , выходы младших разр дов второго умножител  группы соединены с входами первого слагаемого второго узла суммировани  группы, выходы старших разр дов второго и третьего умножителей группы соединены с входами третьего и четвертого слагаемых первого узла суммировани  группы, входы п того и шестого слагаемых которого соединены с входами логического нул  устройства, входы второго, третьего и четвертого слагаемых второго узла

to

f5

20

25

ветственно с выходом младшего разр да третьего и выходами старших разр дов четвертого и п того умножителей группы, выход (г-)-го разр да второго буферного регистра соединен с вторым информационным входом второго коммутатора, выход которого сое динен с входом коррекции выходного сумматора, группа выходов регистра сдвига соединена с группой входов элемента ИЛИ-НЕ, выход которого соединен с информационным входом регист ра сдвига и с управл ющим входом третьего коммутатора, выход элемента ИЛИ соединен с входом разрешени  выходного сумматора, вход отключени  коррекции устройства  вл етс  входом отключени  коррекции выходного сумма тора, выход кода управлени  разр дностью которого соединен с входами блокировки узлов суммировани  группы

2. Устройство по п.1, о тли ч а ю щ е е с   тем, что выходной сумма тор содержит два сумматора, коммутатор , узел образовани  переноса, узел коррекции, узел инверсии, D-триггер, элемент И, элемент ИЛИ и узел ограничени  разр дности, причем вход раз решени  выходного сумматора  вл етс  информационным входом D-триггера, вы ход которого соединен с первым входо элемента И, выход которого соединен первым входом элемента ИЛИ, узел об35 разовани  переноса содержит шифратор узел инверсии и два сумматора, вход переноса первого сумматора узла обра зовани  переноса соединен с выходом элемента ИЛИ, с входом младшего разр да первого слагаемого первого сумматора выходного сумматора и входом переноса второго сумматора выходного сумматора, входы второго и третьего слагаемых которого соединены с входа ми первого и второго слагаемых соответственно второго сумматора выходного сумматора, входами первого и второго слагаемых соответственно пер вого сумматора узла образовани  пере носа и  вл ютс  входами первого и второго слагаемых соответственно выходного сумматора, вход выбора основани  системы счислени  выходного сумматора  вл етс  входом шифратора узла образовани  переноса, выход которого соединен с входсэм узла инверсии узла образовани  переноса, выход которого соединен с входом первого

30

40

45

50

55

o

5

0

5

ветственно с выходом младшего разр да третьего и выходами старших разр дов четвертого и п того умножителей группы, выход (г-)-го разр да второго буферного регистра соединен с вторым информационным входом второго коммутатора, выход которого соединен с входом коррекции выходного сумматора, группа выходов регистра сдвига соединена с группой входов элемента ИЛИ-НЕ, выход которого соединен с информационным входом регистра сдвига и с управл ющим входом третьего коммутатора, выход элемента ИЛИ соединен с входом разрешени  выходного сумматора, вход отключени  коррекции устройства  вл етс  входом отключени  коррекции выходного сумматора , выход кода управлени  разр дностью которого соединен с входами блокировки узлов суммировани  группы. 2. Устройство по п.1, о тли ч а- ю щ е е с   тем, что выходной сумматор содержит два сумматора, коммутатор , узел образовани  переноса, узел коррекции, узел инверсии, D-триггер, элемент И, элемент ИЛИ и узел ограничени  разр дности, причем вход разрешени  выходного сумматора  вл етс  информационным входом D-триггера, выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, узел об .

5 разовани  переноса содержит шифратор, узел инверсии и два сумматора, вход переноса первого сумматора узла образовани  переноса соединен с выходом элемента ИЛИ, с входом младшего разр да первого слагаемого первого сумматора выходного сумматора и входом переноса второго сумматора выходного сумматора, входы второго и третьего слагаемых которого соединены с входами первого и второго слагаемых соответственно второго сумматора выходного сумматора, входами первого и второго слагаемых соответственно первого сумматора узла образовани  переноса и  вл ютс  входами первого и второго слагаемых соответственно выходного сумматора, вход выбора основани  системы счислени  выходного сумматора  вл етс  входом шифратора узла образовани  переноса, выход которого соединен с входсэм узла инверсии узла образовани  переноса, выход которого соединен с входом первого

0

0

5

0

5

слагаемого второго узла 067 разовани  переноса, входы второго слагаемого и переноса которого сое- динены с выходами суммы и переноса соответственно первого сумматора уз- ла образовани  переноса, вход 1 устройства  вл етс  входом младшего разр да второго слагаш ого второго сумматора узла образовани  переноса, выход переноса которого  вл етс  вы- ходом переноса выходного сумматора к соединен с первым управл ющим входом коьшутатора, второй управл ющий вход которого соединен с выходом узла ограничени  разр дности и  вл ет- с  выходом кода управлени  разр дностью выходного сумматора, вход отДиаграмма умноже

Примечание. Сдвиг на два Р-ичных разр да

вправо на диаграмме показан смещением углов с каждым тактом влево на два разр да.

ключени  коррекции которого  вл етс  вторым входом элемента И, третий вход которого соединен с выходом узла коррекции, вход коррекции которот го  вл етс  входом коррекции выходного сумматора, вход выбора основа- нн  системы счислени  которого соединен с входом кода основани  узла, коррекции, вход переноса выходного сумматора  вл етс  вторым входом элемента ИЛИ, выходы суммы первого и второго сумматоров выходного сумматора соединены с первым и вторым ин- формацонньми входами коммутатора , выход суммы которого  вл етс  выходом суммы выходного суммаТо- ра.

Фиг. 5

Фигл