SU1283810A1

SU1283810A1 - Устройство дл извлечени квадратного корн

Info

Publication number: SU1283810A1
Application number: SU853919293A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1985-07-01
Filing date: 1985-07-01
Publication date: 1987-01-15

Abstract

Изобретение относитс к области вычислительной техники и позвол ет сократить а iiiiapa i-урные затраты и врет м р.ычислсни значени квадратного KopFiH . Устройство содержит первьш регистр I, в котором формируетс значение результата, второй регистр 8, п-1 элементов 2 И-ИПИ, где п - разр дность результата, сумматор 4 и элемент FiE 3. На вход 2 синхрониза-, устройства поступают тактирующие ,импульсы. В KfDKaoM такте на входы 6 и 7 м;1а;ц ;его и старшего разр дов аргумента поступают последовательно, начина со старшего, разр ,цы аргумента . Bxojjj: 9 и 10 лоптческого нул и е;а1Н1-1пы подключаютс к соответ- cтвyюш i i потенциапам. 1 ил.

Description

С Сд8и.2

.-

Запись LJ

1

.-1 ,x.p-J U,

а./..:. „....ф: ,

/. ГТ г .,

.,,j2jI: 2

1

Изобретение относитс к ычис.пн- тельной технике и предназначено дат использовани в цифровых выч15слите.лт ньгх машинах различного назначени .

Цель изобретени - упрощение

устройства и повышение быстродействи .

На чертеже приведена функциональна схема устройства.

Устройство содержит первый ре-

гистр 1 , вход управлени сдвйг ом которого соединен с входом 2 управлени устройства, элемент НЕ 3, сумматор 4, шину 5 информационной единицы , входы 6 и 7 младшего и старше- го разр дов аргумента устройства соответственно, второй регистр 8, шину 9 информационного нул , с первого по (п-1)-й элементы 2 Н-ИЛИ 10-17 (где п - разр дность резуль тата) выход 18 результата устройства .

Регистр 1 представл ет собой обычный п-разр дный регистр сдвига. Сдвиг происходит под воздействием сигнала С, поступающего на вход 2 устройства. В первый разр д регистра Ij освобождающийс при сдвиге, записьшаетс код, считываемый с вы .

хода элемента НЕ 3, Инверсные выходы первого, второго, ..., (n-I)-ro разр дов регистра 1 соеданены с первыми входами третьего, четвертого,- - ..., (п+)гр разр дов сумматора 4. Первые входы первого и второго и зна кового разр дов сумматора 4 соединены с входом устройства 5, на который посто нно подаетс сигнал 1. На вторые входы первого и второго разр дов сумматора 4 подаютс пары разр дов подкоренного числа (младший , разр д пары), Х (старший разр д пары) с входов 6 и 7 устройства соответственно. Вторые входы третьего , ..о, (п+О-го разр дов сумма- тора соединены с выходами первого,,. ..,, (п-1)-го разр дов регистра 8, Второй вход знакового разр да сумматора 4 соединен с входом устройПример . Пусть п 6s 0,11 .00 .10 , 1 1 .00 ,0 1 1-й цикл. Входы. сумматора Входы 2 сумматора

Разность положительна, поэтому 2-й цикл. Входы 1 1 , 1 1 1 О И « Входы 2 О ОООШОО О ,00000 1

5

0

-

0

5

30

35

И-)2

9, на к( ис гтп ни пс.х ту- nat -r сигнал О , Сумматор 4 1 родс- - п- , собой об1з1Ч1 ый (ч+2)-разр д1П11й дпоичртый комбинацнопнъзй сумматор . Регистр 8 прелста}у: ет собой (п-1 )-разр ди-лй пар алл ел ь ный р Р гпс тр , Запись и регистр 8 происходит по сигналу С, поступающем-;/ wa вход 2 устройства. Эл е м е н ты -ИПИ 10-17 позвол ют записывать в регистр 8 сумму сумматора 4, сдвигаемую на два разр да в сторону старших разр дов или производить сдвиг содержимого регистра 8 на два разр да в сторо у старших разр дов. Угфавление элементами И-ИЛИ производитс знаком суммы и его инверсий. Искок ый результат считываетс с един 1чных выходов ре- . гистра 1, сое,гщненных с выходом 18 устройства.

Рассмотрим работу устройства. Перед началом операции регистры 1 и 8 сброшены в ноль. На вх«ды 6 и 7 подаетс старша пара разр дов подкоренного числа. На первые входы сум- матора 4 поступает код j1 ... , В сумматоре 4 формируетс разность Xj, + Хг Т - 2 . По завершении операции суммировани подаетс сиг нал С. Если эта разность положительна , в регистр 1 запишетс код I, в регистр 8 запишетс эта же разность со сдвигом. Если разность отрицательна 5 в регистр 1 запишетс код Е регистр 8 запишутс разр да ) Xj, (g . В следуюшем цикле на входы 6 и 7 подаетс следующа пара разр дов подкоренного числа, котора вместе с содержимым регистра 8 поступает на вторые входы сумматора 4. На его первые входы поступает код 11 ...1011. если в предыдущем цикле в регистр I был записа код 1 или П.. 1111 - в противном случае. По завершении операции суммировани оп ть подаетс сигнал С. Аналогичным образом выполн етс еще п-2 цикла. ,

0

о RG;

qoqooi i

0000010 .; 00000

RG8- RG 1 : RG8r

000 1 О 000011 000 1 1

312838:

цикл. Входы 1 - 1 ,I (100 1

Входа 2 (

0,0000001 цикл. Входа 1 - 1,1100011

Входа 2 o gqqq; i i

1 , 1 I010IO

цикл. Входы 1 - Входы 2

6- 1ЩКЛ. Входы 1 - ,0001111

Входы 2 qj. 1112221 0,0000000

Операци закончена. Результат считываетс из регистра 4. У 0,11001.

мула изобрете

н и

фор

Устройство дл извлечени квадратного корн , содержащее два регистра и сумматор, вход управлени сдвигом первого регистра и вход синхронизации второго регистра подключены к входу синхронизации устройства, а пр мой выход первого -регистра вл етс выходом результата устройства , отличающеес тем, что, с целью упрощени устройства и повышени быстродействи , оно содержит п-1 элементов 2 И-1-ШИ (где п - разр дность результата) и элемент НЕ, причем входы первого, второго и знакового разр дов первого слагаемого сумматора подключены к входу логической устройства, входы с третьего по (п+1)-ый разр дов первого слагаемого сумматора соединены с инверсными выходами с первого по (п-1)--й разр дов первого регистра , входы первого и второго разр дов второго слагаемого сумматора подключены к входа1 1 младшего и старшего разр да аргумента устройства.

RG 1 .- RG8:

00011 0000

Разность отрицательна.

RG1; 0011Ю

RG8: 0011 1 Разность отрицательна.

RG1: О 11100

RG8: 11100 Разность неотрицательна,

RGI: И 1001

RG8: 00000

входы с третьего по (n+i) разр дов второго слагаемого сумматора подключены к выходам с первого по (п-1)-й разр дов второго регистра, вход знакового разр да второго слагаемого сумматора подключен к входу логического нул устройства, выходы с первого по (п-1)-й разр дов сумматора соединены с первыми входами с первого по (п-1)-и элементов 2 Н-ИЛИ, выход знакового разр да сумматора через.элемент НЕ подключен к информационному входу -первого разр да первого регистра и к вторым входам с первого по (п-1)-и элементов 2, H-f-Uni, третьи входы с третьего по (п-1)-й элементов 2 И-ИПИ подключены к входам с первого по (п-З)-й разр дов второго регистра, третьи входы первого и второго элементов 2 ИЧ1ЛИ подключены к входам младшего и старшего разр дов аргумента устройства соответственно, четвертые входы всех элементов 2 соединены с выходом знакового разр да сумматора, выходы с первого по, (п-1)-и элементов 2 И-ИЛИ подключены к информационным входам с первого по (п)-й разр дов второго регистра .

Claims

!2838 ΐО

3-й ЦИКЛ . Входы 1 Входы 2 - 1,1110011 ⁺ 0,000 1110 0,0000001 RG1 := 000 111 RG8:= 00001 4-й ЦИКЛ _s Входы 1 -1,11000 1 1 Разность отрицательна. Входы 2 ⁺ 0,000011 1 RG1:=001110 1,1101010 RG8:= 00111 5-й цикл. Входы 1 - 1,1000111 Разность отрицательна. Входы 2 ⁺ 0,001’100 RG1 : = 011100 1, 1 ιοοαι 1 RG8:= 111 00 6-й цикл , Входы 1 - 1,0001111 ⁺ 0,11 10001 Разность неотрицательна. Входа 2 RG1:= 111001 0,0000000 RG8;= 00000 Операция закончена. Результат входы с третьего по (п-Н)-й разря считывается из регистра 4. у = 15 нов второго слагаемого сумматора =0,111001. подключены к выходам с первого по формула И 3 о б р е тения (п-1 вход )-й разрядспз второго регистра знакового разряда второго

Устройство для извлечения квадратного корня, содержащее два регистра и сумматор, вход управления сдвигом первого регистра и вход синхро- . низации второго регистра подключены к входу синхронизации устройства, а прямой выход первого регистра является выходом результата устройства, отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, оно содержит η-l элементов 2 И-ИЛИ (где п разрядность результата) и элемент НЕ, причем входы первого, второго и знакового разрядов первого слагаемого сумматора подключены к входу логической единицы устройства, входы с третьего по (п+1)-ый разрядов первого слагаемого сумматора соединены с инверсными выходами с первого по (п-1)~й разрядов первого регистра, входы первого и второго разрядов второго слагаемого сумматора подключены к входам младшего и старшего разряда аргумента устройства, слагаемого сумматора подключен к 2Q входу логического нуля устройства, выходы с первого по (п-1)-й разрядов сумматора соединены с первыми входами с первого^ по (п-1)-й элементов 2 И-ИЛИ, выход знакового раз25 ряда сумматора через.элемент НЕ подключен к информационному входу -первого разряда первого регистра и к вторым входам с первого по (п-1)~й элементов 2. И-ИЛИ, третьи входы с тре-

39 тьего по (п-1)-й элементов 2 И-ИЛИ подключены к входам с первого по (п-З)-й разрядов второго регистра, третьи входы первого и второго элементов 2 И-ИЛИ подключены к входам

35 младшего и старшего разрядов аргумента устройства соответственно, четвертые входы всех элементов 2 И-ИЛИ соединены с выходом знакового разряда сумматора, выходы с первого

40 по. (п-1)-й элементов 2 И-ИЛИ подключены к информационным входам с первого по (п-1)-й разрядов второго регистра .

Составитель В.Сычев