Ai 4 Далее одновременно формируют две импульсные последовательности: в процессе первой цепи последовательных делений второй опорной частоты Pgj на цифровые коды периодов первой и второй входных частот (частота F, общем случае больше F ) Fiu : ЕеЯ- Е1-Ег. и в процессе второй цепи последовательных делений второй опорной частоты на цифровые коды алгебраической суммы периодов и модул пересчета . FO. .EI. А2 р (р + -р ) 01 ( - 2 FO, (F, ± F,).mi Далее кодируют периоды Тд импульсной последовательности Г., , полученной от первой цепи последовательных делений, импульсами импульсной последовательности Гд (период Тд2)р полученной от 1зторой цепи последовательных делений. Далее первую опорную частоту дел т на полученный код и получают выходную импульсную последовательность с частотой следовани импуль Е21 N. , При равенстве нулю одной из входных частот (например ,0) первое еление производ т на цифровой код о второй степени периода на равной нулю входной частоты, например а а цифровой код алгебраической суммы периодов приравнивают цифровому коду периода на равной нулю входной часто ты (дл данного примера N N ), тогда при втором делении сформируютс импульсные последовательности Fo2 .:L.El. F аг А2 Ng. a выражени N,, и дл данного к примера примут вид рд2 FOI F вых Нц д z На фиг. 1 представлена функциональна схема устройства, реализующе го предлагаемьо способ; на фиг. 2 принципиальна схема блока выделени периодов. Устройство (фиг. 1),состоит из блоков 1 и 2 вьщелени периодов входных частот F и Fg,счетчика импульсов, блока 4 формировани кода cyMMii, выполненного в виде комбинационного сумматора, управл емых дели телей 5-9 частоты, дес ти групп элементов И 10-19, четырех групп элементов ИЛИ 20-23, двух элементов И 24 и 25, двух элементов ИЛИ 26 и 27, блока 28 формировани кода модул пересчета, двух генераторов 29 и 30 опорной частоты, входы 31 и 32 устройства, входы 33 и 34 управлени ре химом суммировани , выход 35 устройства . Каждый из блоков вьщелени периодов содержит (фиг. 2) 1К-триггер 36 элемент 37 задержки, элементы И 38 и 39, 2И-2ИЛИ 40, ИДИ 41 и 42, счетчик 43 импульсов, группу элементов И 44, регистр 45, элемент НЕ 46, пр мые и инверсные выходы кода N и N, три вькода управлени соответственно К, Д, П и три входа соответстве но А, Си В. Работа блока вьщелени периодов основана на кодировании периодов входной импульсной последовательнос ти, поступающей на вход А, импульса ми опорной частоты, поступающими на вход С. В исходном состо нии на пр мом выходе 1К-триггера 36 присут.ств ВТ логический О, на инверсном логическа 1. Первый импульс вход ной импульсной последовательности, пришедший по входу А, элемент 2И-21-1ЛИ 40 проходит на выхо Д, через элемент ИЛИ 41 устанавливает регистр 45 в ноль и через врем , определ емое элементом 37 задержки, измен ют состо ние 1К-триггера 36, инвертора 46 и поступает на выход П через ИЛИ 42, на вход управлени логической группой И 44 переноса и вход обнулени счетчика 43, причем передним фронтом этого импульса производитс запись числа, наход щегос в счетчике 43, в регистр 45, а задним фронтом счетчик 43 устанавливаетс в ноль. В момент записи числа в регистр 45 элемент И 38 заперт выходньм сигналом инвертора 46. После того, как счётчик 43 установилс в ноль, на его счетный вход через открытьш элемент И 38 по входу С поступают импульсы опорной частоты . Второй импульс, пришедший по входу А, через элемент ИЛИ 41 уста- навливает регистр 45 в ноль и через врем , определ емое элементом 37 задержки , измен ет состо ние инвертора 46 (выходной сигнал которого запирает элемент И 38), поступает на вход 1К-триггера 36 (при этом состо ние 1К-триггера не измен етс ), на вход управлени группой И 44, вход обнулени счетчика 43, на выход П и через открытый элемент И 39 на выход К. При этом из счетчика 43 в регистр 45 запишетс число F где F - частота следовани импульсов по входу А. После установки в ноль счетчика 43 процесс повторитс . Если период Т следовани импульсов по входу А будет таким, что счетчик 43 заполнитс полностью (входна частота близка к нулю), импульс переполнени счетчика 43 поступает на вход К 1К-триггера 36 (при этом 1К-триггер возвратитс в исходное состо ние) и через элемент ИЖ 41 установит регистр 45 в ноль, а через элемент ИЛИ 42 поступит на выход П. В исходном состо нии через элемент 2И-2ШШ 40 на выход Д проход т импульсы, поступающие на вход В, и первый импульс, поступ ющий на вход А. Устройство дл алгебраического , суммировани частот двух импульсных последовательностей работает следующим образом. На входы 31 и 32 (фиг, 1), соеди ненные соответственно с первыми вхо дами А блоков 1 и 2, соответственно поступают входные импульсные пос ледовательности с частотами F, и F а на входы 33 и 34 поступают сигналы Q(Q) управлени режимом суммировани : соответственно логические 1 и О при сложении и логические О и 1 при вычитании входных частот . На вторые входы С блоков 1 и 2 поступает опорна частота . Блоки 1 и- 2 входные частоты F, и Е преобразовывают в цифровые коды периодов , соответственно N, и N. При каждом формировании N(N) блок 1(2) кратковременно (на врем длительности входного импульса) формирует логические 1 на первом К и третьем П управл ющих выходах, если входна частота F, (F) отлична от нул , или на втором Д и третьем П управл ющих выходах, если входна частота F(F) близка к нулю, или на третьем П управл ющем выходе, если входна часто та F(Fg) равна нулю. Когда входна частота F отлична от нул , логическа 1, сформирован на на первом управл ющем выходе К блока 1, поступает на вход управлени группы логических элементов И 1 переноса и код N, через группы логических элементов И 11 и ШШ 20 переноса поступает на входы управлени и записьшаетс в управл емом делитеКогда входна частота F отлична от нул , аналогичным образом код N записываетс в управл емом делителе 9. Логическа 1, сформированна нь третьем управл ющем выходе П блока 1 или 2, поступает на соответствующи входы ИЛИ 26 и в режиме сложени час тот через И 24 поступает на управл ю щие входы групп элементов И 15 и 18 и через ИЛИ 27 - на управл ющий вход группы элементов И 12. При этом на первый вход блока 4 формировани кода суммы поступает через группу элементов И 12 код N(, а на второй вход через группы элементов И 15 и ИЛИ 22 поступает код N. Код суммы периодов Nf через группы элементов И 18 и ШШ 23 пост пает на входы управлени и записываетс в управл емом делителе 7. В режиме вычитани kacTOT логическа 1, сфоршфованнал на третьем управл ющем выходе П блока 1 или 2, через ИЛИ 26 и И 25 поступает на управл ющие входы групп элементов И 17 и 19 через ИЛИ 27 на управл ющий вход группы элементов И 12, При этом на первый вход блока 4 поступает через группу элер ентов И 12 код N, , а на второй вход через группы элементов И 17 и ИЛИ 22 с инвер ных выходов блока 2 поступает код N . Код разности периодов Nj. через группы элементов И 19 и ИЛИ 23 с инверсных выходов блока 4 поступает на входы управлени и записываетс в управл емом делителе 7. Далее одновременно формируютс две импульсные посдедовательности: Рд, формируетс в процессе первой цепи последовательных делений опорной частоты FO на код N, в управл емом делителе 8 и делени полученной импульсной последовательности F, на код N в управл емом делителе 9 а F. формируетс в процессе второй цепи последовательных делений опорной частоты F на код Nj в управл емом делителе 7 и делени полученной импульсной последовательности код т в управл емом делителе 6. Число импульсов N| импульсной последовательности F., поступивших на счетньш вход счетчика 3 за врем периода Тд, импульсной последовательности F., поступает на входы управлени и записываетс в управл емом делителе 5, который формирует выходную импульсную последовательность посредством делени опорной частоты FOI на код N. , . При равенстве нулю одной из входных частот (например F, 0) логическа Vp сформированна на втором выходе Д блока 1, поступает на вход управлени группы элементов И 14 и , код Nj, с блока 2 через группы эле-. ментов И 14 и ИЛИ 20 поступает на зходы управлени и записьшаетс в управл емом делителе 8, при этом перва цепь последовательных делений осуществл ет деление опорной частоты Ff,2 на код N2 в управл емом делителе 8 и деление полученной импульсной последовательности Fд на код N в управл емом делителе 9, а логическа 1, сформированна на третьем управл ющем выходе П блока 1, поступает на вход ИЛИ 26 управлени , при 71 этом на первый вход- блока 4 поступае код N, 0, а на второй вход - код N I w J - lit Lj i v. ijj-vv |;j, -ffj O Код суммы периодов, равный при этом поступает на входы управлезаписываетс в управл емом делителе 7. Кроме того, логическа 1 сформированна на выходе К блока 2, поступает на третий вход В блока 1 и при проходит на второй управл ющий выход Д блока 1. При этом так же код N, с блока 2 поступает на входы управлени делителей 8 и 9, а логическа 1, сформированна на третьем управл ющем выходе П блока 2, поступает на вход ИЛИ 26 управлени , Аналогичным образом на первый вход блока 4 поступает код N, 0, а на второй вход - N. Код суммы периодов N Nj поступает на входы управлени и записываетс в управл емом делителе 7. Далее одновременно формируютс две импульсные последоа затем и вывателыюсти ходна импульсна последовательность аналогично описанному. При F2 О аналогичным образом код N, поступает на входы управлени и в управл емых делител х записываетс 8 и 9, а код суммы периодов N N поступает на входы управлени и записываетс в управл емом делителе 7 Если F, О, а через некоторое вре м и , то последний импульс импульсной последовательности Fg, поступивший на вход А блока 2, обеспечивает формирование на его управл ющих выходах К и П логической 1, при этом код N2 поступает на входы управлени и записываетс в управл емые делители 8 и 9, а код суммы периодов N2 поступает на входы уп равлени и записываетс в управл емом делителе 7. Поскольку по входу А блока 2 импульсы входной импульсной последовательности не поступают, то на выходе управлени П блок 2 дополнительно сформирует логическую 1,- при этом выходной регистр блока 2 установитс в ноль N 0. Логическа 1, сформированна на управл ющем выходе П блока 2, поступает на вход ИЛИ 26 управлени , при этом на первый вход блока 4 поступает код N,/ 0, а на второй вход - Код суммы периодов поступает на входы управлени и записываетс в управл емом делителе 7. При этом Рд. 0, а следовательно и Рд, О, код N,, 0 поступает на входы управлени Аи записываетс в управл емом делителе 5, при этом частота выходной импульсной последовательности равна нулю F 0, ЬМУ Формула изобретени Устройство дл алгебраического суммировани частот двух импульсных последовательностей, содержащее два генератора опорной частоты, счетчик импульсов, блок формировани кода суммы, два блока выделени периодов, два управл емых делител частоты, причем первые информационные входы блоков вьщелени периодов вл ютс соответственно первым и вторым входами устройства, вторые информационные входы блока выделени периодов соединены с выходом первого генератора опорной частоты, выход первого управл емого делител частоты соединен со счетным входом второго управл емого делител частоты, отличающеес тем, что, с целью увеличени надежности процесса суммировани , в него введены блок фop fflpoвани кода модул пересчета, три управл емых делител частоты, дес ть групп элементов И, четыре группы эл-ементов ИЛИ, два элемента И и два элемента ИЛИ, причем каждый блок вьщелени периода содержит 1К-триггер, элемент задержки, элемент НЕ, два элемента И, счетчик импульсов, регистр , элемент 2И-2ИЛИ, два элемента ИЛИ, при этом выход первого генератора опорной частоты соединен со счетным входом третьего управл емого делител частоты, управл ющие входы которого соединены с выходами первой группы элементов И, первые входы которых соединены с выходом второго управл емого делител частоты и входом обнулени счетчика импульсов, счетный вход которого соединен с выходом четвертого управл емого делител частоты , выходы счетчика импульсов сое- динены с вторыми входами первой группы элементов И, выходы блока формировани кода модул пересчета соединены с входами управлени четвертого управл емого делител частоты,- счетный вход которого соединен с выходом п того управл емого делител частоты, счетньй вход которого соединен с выходом второго генератора опорной частоты и счетным входом первого уп- равл емого делител частоты, входы . управлени которого соединены с выхо дами первой группы элементов ЮТ1, .вы ход элемента первого блока вьщелени периода соединен с первьми входами элементов И второй группы, вторые входы которых соединены с рр мыми выходами регистра второго блока выделени периода, с первыми, входами элементов И третьей и четвертой групп, пр мые выходы регистра первого блока выделени периода соединены с первыми входами элементов И п той, шестой и седьмой групп, выход первого элемента И первого блока вЫ делени периода соединен с- вторыми . входами элементов И п той группы и первым входом первой группы элемента 2И-2ИЛИ второго блока выделени периода, выход первого элемента И которого соединен с вторьми входами элементов И четвертой группы и первым входом первой группы элемента 2И-2ИЛ11 первого блока выделени пери ода, инверсные выходы регистра второго блока выделени периода соедине ны с первыми входами элементов И восьмой группы, вторые входы элементов И седьмой группы соединены с выходом элемента 2И-2ИЛИ.второго блока вьщелени периода выходы элементов HJIIi первого и второго блоков вьщелени периода соединены с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены со ответственно с первым и вторым входа ми управлени ренсимом суммировани , вькод первого элемента И соединен с первым входом второго элемента ИЛИ, вторыми вxoдa ш элементов И тре тьей группы и первыми входами элементов И дев той rpynnjji, вторые вход которых, соединены с пр мьми выходами блока формировани кода суммы, инфор мационные входы перво.й группы которого соединены с выходами элементов И шестой группы, вторые входы которых соединены с выходом второго элемента ИЛИ, второй вход которого соеДинен с выходом второго элемента И, с вторыми входами элементов И восьмой группы и первыми входами элементов И дес той , вторые входы которых соединены с инверсными выходами блока формировани кода суммы, информационные входы второй группы которого соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами элементов И третьей и восьмой групп, выходы элементов И п той группы соединены с входами элементов ИЛИ первой группы, выходы элементов И четвертой и седьмой Ipyjin и дев той и дес той групп соединены соответственно с входами элементов ИЛИ третьей и четвертой групп, выходы которых соединены соответственно с входами управлени второго и п того управл емых делителей частоты, выход третьего управл емого д€;лител частоты вл етс выходом устройства, при этом выход элемента задержки блока вьщелени периода соединен с 1-входом 1К-триггера, входом элемента НЕ, вхо-. дом установки нул. счетчика, первьп ш входами э.лементов И группы и входами первых элементов И и RlTIi, первые входы элемента задержки второго элемента И соответственно первым и вторым информационными входами блоков выделени периодов, выход переполнени счетчика соединен с К входом Ж-триггера и первым и вторым входами соответственно второго и первого элементов ИЛИ, пр мой выход 1К-Триггера соединен с вторыми входаш-г первого и второго элементов И, третий вход второго элемента И соединен с выходом элемента НЕ, выход второго элемента И соединен со счетным входом счетчика импульсов , выходы которого соединены с вторыми входаг-ш элементов И группы , выходы которых соединены с входаJ ,JH регистра, вход установки нул которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с первым входом второй группы элемента 2И-2ИЛИ и входом злемен50 та задержки, инёерсньй выход 1К-триггера соединен с вторыми входами второй групп элемента 2И-2ШШ.
Фи.г