SU518869A1 - Делитель частоты с переменным коэффициентом делени - Google Patents
Делитель частоты с переменным коэффициентом делениInfo
- Publication number
- SU518869A1 SU518869A1 SU2079929A SU2079929A SU518869A1 SU 518869 A1 SU518869 A1 SU 518869A1 SU 2079929 A SU2079929 A SU 2079929A SU 2079929 A SU2079929 A SU 2079929A SU 518869 A1 SU518869 A1 SU 518869A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- frequency divider
- trigger
- output
- counter
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
(54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ
1
Изобретение относитс к радиотехнике и может быть использовано в радиотехнических установках различного назначени , в частности в системах фазовой автоподстройки систем стабилизации дискретных частот цифровых синтезаторов частоты.
Известен делитель частоты с переменным коэффициентом делени , содержащий последовательно соединенные источник импульсов, первый делитель частоты с первым блоком д/г установки коэффициента делени , первый элемент И, второй делитель частоты с вторым блоком дл установки, первый триггер и второй элемент И, при этом выход первого делител частоты подключен к входам второго и третьего элементов И, выход третьего элемента И соединен с управл ющим входом второго блока дл установки и с входом первого триггера, один из выходов которого подключен к входу первого элемента И.
Однако быстродействие известного делител частоты ограничено временем переключени входного сигнала с входа счетчика на вход первого делител . Это врем ограничиваетс возможным быстродействием выходного коммутационного узла. Коммутационный узел не позвол ет получить быстродейсвие делител частоты, равное быстродействию делител частоты с фиксированным коэффициентом делени , у которого оно максимально возможно и ограничиваетс лишь быстродействием одного функционально законченного элемента - триггера.
Целью изобретени вл етс повышение быстродействи делител .
Дл этого в него введены в-торой триггер и формирователь задержки, выход которого соединен с первым управл ющим входом первого делител частоты и с управл ющим входом первого блока ,цл установки, а вход - с выходом второго элемента И и с одним из входов второго триггера, один из выходов которого соединен с третьим входом второго элемента И и с вторым управл ющим входом первого делител частоты, а другой выход - с входом третьего элемента И, выход которого подключен к второму входу второго триггера.
На чертеже приведена структурна электрическа схема делител .
Claims (2)
- Делитель частоты с неременным коэффициентом делени содержит источник импульсов 1 первый делитель частоты 2 с первым блоком дл установки 3, первый элемент И 4, второй делитель частоты 5 с вторым блоком )лл установки 6. первый триггер 7, второй элемент И 8, второй триггер 9. грети11 элемент И 10 и формирователь задержки И. Первы делитель частоты включает в себ (ri-tlj - разр д ный двоичный счетчик на триггерах 12 - 15 с элеме тами И 16-19, а также элемент МЛИ 20 и элемент И 21. Делитель частоты с переменным коэффициенто делени работает следующим образом. В начальный момент при помощи второго блока дл установки 6 во втором делителе частоты 5 устанавливаетс коэффициент делени N2 равный )-2. где Npffu) цела часть частного, Nc4 / NCU - коэффициент делени первого делител частоты и на вход первого делител частоты 2 поступают импульсы с выхода источника импульсов 1. Первый делитель частоты 2 при этом работает в режиме посто нного коэффициента пересчета. В качестве первого делител частоты 2 можно использовать либо двоичный счет1шк, работающий в режиме полного заполнени своих разр дов, либо двоично-дес тичный, либо кольцевой или кольцевой с одной перекрестной св зью. Отличие между этими счетчиками будет только в способе переключени счетчика из режима счета с коэффициентом ( в режим счета с коэффициентом N,-NJc + Nocr, (де NOCT -остаток от делени МоЬщ/Исч). Если выбран двоичный счетчик, то его выполнение может также быть различным., синхронным, со сквозным переносом, асинхронным; важно, чтобы счетчик обладал высоким быстродействием. Первый делитель частоты 2 выполнен в виде синхронного двоичного счетчика на триггерах 12-1 и элементах И 16 - 19, 21. Коэффициент пересчета задаетс тем, что на вход элемента ИЛИ 20 с второго управл ющего вхо да счетчика, соединенного с первым выходом второго триггера 9, подаетс единичный потенциал. В этом случае независимо от состо ни триггера 15n+i-ro разр да счетчика импульс на выходе элемента И 21 по вл етс только в момент, когда все предшествующие л, триггеров счетчика устанавливаютс в одно; например, единичное состо ние. В режиме счета с коэффициентом Мсчна выходе элемента И 16 имеетс разрешающий потенциал, и триггер 12 младшего разр да счетчика работает в естественном режиме счета, т.е. измен ет свое состо ние на обратное после каждого входного импульса. При по влении сигнала на выходе второго дели тел частоты 5, а он по вл етс с некоторой задержкой из-за более низкого быстродействи второго делител частоты 5, срабатывает первый триггер 7. При этом с второго выхода первого триггера 7 запрещающий потенциал подаетс на второй вход первого эле мента И 4, а разрешающий потенциал с первого выхода первого триггера 7 подаетс на первый вход второго элемента И 8, на третьем входе которого уж имеетс разрешающий потенциал с первого выхода второго триггера 9. При по влении на выходе первого делитег;/ частоты 2 очередного импульса этот импульс поступает на второй вход третьего элемента И 10, а через второй элемент И 8 проходит на вход формировател задержки 11 и на первый вход второго триггера 9, который срабатывает по заднему фронту импульса и подает запрещающий потенциал на третий вход второго элемента И 8 и на второй управл ющий вход первого делител частоты 2. Одновременно с второго выхода второго триггера 9 разрешающий потенциал поступает на первый вход третьего элемента И 10. Формирователь задержки 11 срабатывает по заднему фронту импульса и формирует импульс, максимальна длительность которого не должна превышать полутора периодов входных колебаний. Формирователь задержки 11 может быть вьшолнен либо на триггере с элементами И, на одновибраторе или в виде дифференцирующих цепочек. Импульс с выхода формировател задержки 11 поступает на управл ющий вход первого блока дл установки 3 и разрешает установку во всех разр дах счетчика, кроме первого, необходимых состо ний триггеров в соответствии с требуемым коэффициентом счета N первого делител частоты 2 в последнем цикле его работы. Кроме того, в зависимости от того, четный или нечетный коэффициент пересчета N с одного из выходов первого блока дл установки 3 на один из входов элемента И 16, либо импульс подаетс , либо он отсутствует. Одновременно выходной импульс формировател задержки 11 подаетс на первый управл ю щий .вход первого делител частоты
- 2. Этот управл ющий вход, в случае выполнени первого делител частоты 2 в виде двоичного счетчика, соединен с вторым входом элемента И 16. Если коэффициент N., нечетный, то на выходе элемента И 16 по вл етс запрещающий потенциал, который поступает на соответствующий управл ющий вход первого тригге.1а и запрещает на один период входных колебаний срабатывание триггера 12 младшего разр да счетчика. При четном коэффициент М, запрещающий потенциал на выходе элемента И 16 отсутствует и триггер 12 работает в режиме естественного счета. При использовании предложенного способа записи коэффициента N, счетчик не может обеспечить счет с коэффициентом пересчета, равным единице, поскольку в этом случае необходимо за половину периода входных колебаний произвести установку в единичное состо ние и первого триггера 12 счетчи1са.Это должно привести к снижению быстродействи ДПКД, что нежелательно. Поэтому в предложенном устройстве обеспечиваетс установка в первом делителе частоты 2 в последующем цикле его работы переменного коэффициента N, Нсч- Мост - Ne4- Г Q г (Ncy - 1). Дл этой цели дополнительно введен (п + 1)-и более старший разр д счетчика, в котором также производитс установка необходимого состо ни в зависимости от требуемого коэффициента пересчета N и выход триггера 15 (n + l) -го разр да счетчика подключец к одному пз входов элемента И 21 через элемент ИЛИ 20, к второму входу которого подключен первый выход второго триггера 9. В начале последнего цикла работы первого делител частоты 2 TpiirreiJ 9 с абатьгеает и на второй вхо элемента ИЛИ 20 подаетс нулевой потенциал, поэтому импульс на выходе элемента И 21 по вл етс толь ко в случае, когда все(п-И) триггеры счетчика установ тс в соответствующее, например единичное состо ние . Эгот импульс через элемент И 10 проходит на выход ДПКД и одновременно возвращает в первоначальное исходное состо ние первый 7 и второй 9 триггеры, а также поступает на управл ющий вход второго блока дл установки 6 и обеспечивает установку во втором делителе частоты 5 требуемого коэффициента делени Nj. При этом первый делитель частоты 2 автоматически переходит в режим работы с коэффициентом пересчета . Формула изобретени Делитель частоты с переменным коэффициентом делени , содержащий последовательно соединенные источник импульсов, первый делитель частоты с первым блоком дл установки коэффициента делени ,11ервый элемент И, второй делитель частоты с вторым блоком дл установки, первый триггер и второй элемент И, при этом выход первого делител частоты подключен к входам второго и третьего элементов И, выход третьего элемента И соединен с управл ющим входом второго блока дл установки и с входом первого триггера, один из выходов которого подключен к входу первого элемента И, отличающийс тем, что, с целью повыщени быстродействи , в него введены второй триггер и формирователь задержки, выход которого соединен с первым управл ющим входом первого делител частоты и с управл ющим входом первого блока дл установки , а вход - с выходом второго элемента И и с одним из входов второго триггера, один из выходов которого соединен с третьим входом второго элемента И и с вторым управл ющим входом первого делител частоты, а другой выход - с входом третьего элемента И, выход которого подключен к второму входу второго триггера.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2079929A SU518869A1 (ru) | 1974-12-02 | 1974-12-02 | Делитель частоты с переменным коэффициентом делени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2079929A SU518869A1 (ru) | 1974-12-02 | 1974-12-02 | Делитель частоты с переменным коэффициентом делени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU518869A1 true SU518869A1 (ru) | 1976-06-25 |
Family
ID=20602214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2079929A SU518869A1 (ru) | 1974-12-02 | 1974-12-02 | Делитель частоты с переменным коэффициентом делени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU518869A1 (ru) |
-
1974
- 1974-12-02 SU SU2079929A patent/SU518869A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3911368A (en) | Phase interpolating apparatus and method | |
SU518869A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
US4001726A (en) | High accuracy sweep oscillator system | |
SU1167748A1 (ru) | Устройство синхронизации | |
SU1319281A1 (ru) | Устройство дл преобразовани интервала времени в цифровой код | |
SU1725149A1 (ru) | Устройство дл измерени отношени частот последовательностей импульсов | |
SU1287281A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
SU819968A1 (ru) | Делитель частоты следовани импульсовС дРОбНыМ КОэффициЕНТОМ дЕлЕНи | |
SU1707734A1 (ru) | Умножитель частоты следовани импульсов | |
SU1525859A1 (ru) | Устройство синтеза частот | |
SU1107260A2 (ru) | Цифровой синтезатор частот | |
SU375575A1 (ru) | Цифровой измеритель частоты и фазы электрических колебаний | |
SU1088152A1 (ru) | Телевизионный синхронизатор | |
SU1552343A1 (ru) | Цифровой синтезатор частот | |
SU1506553A1 (ru) | Преобразователь частота-код | |
SU1150755A1 (ru) | Делитель частоты следовани импульсов | |
SU1677870A1 (ru) | Управл емый делитель частоты с дробным коэффициентом делени | |
SU682904A1 (ru) | Коррелометр | |
SU1100577A1 (ru) | Преобразователь фаза-код | |
SU436346A1 (ru) | Устройство для преобразованияпоследовательности импульсов впоследовательность трехуровневых сигналов | |
SU1492352A1 (ru) | Способ делени временных интервалов и устройство дл его осуществлени | |
SU1061235A1 (ru) | Синтезатор частот | |
SU1072755A1 (ru) | Умножитель частоты следовани импульсов | |
JP3163244B2 (ja) | 多位相補間を用いてパルス幅をディジタル値に変換する回路 | |
SU1188869A1 (ru) | Устройство допускового контрол частоты |