SU1492352A1 - Способ делени временных интервалов и устройство дл его осуществлени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах автоматического управлени . Цель изобретени  - расширение динамического диапазона рабочих частот входных импульсов. Принцип данного способа делени  временных интервалов заключаетс  в задании граничных значений преобразованного входного сигнала, после чего в процессе преобразовани  временного интервала в сигнал регистрируют его уровень, а затем измен ют опорную частоту, уменьша  ее в случае недостижени  нижнего граничного значени  сигнала или увеличива  - в случае достижени  или превышени  верхнего граничного значени  сигнала, и используют ее дл  преобразовани  входного временного интервала в его следующем периоде. Устройство, реализующее данный способ, содержит генератор 1 тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3 частоты, счетчик 4, элемент 5 задержки, регистр 6, управл емый делитель 7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными св з ми. Блок 10 выбора опорной частоты содержит фиксаторы верхнего и нижнего уровней, два элемента И,элемент ИЛИ, схему управл емой задержки, реверсивный счетчик, дешифратор, регистр и два управл емых делител  частоты. 2 ил.

Description

314

Изобретение относитс  к вычислительной технике и может быть использовано в системах автоматического управлени .

Цель изобретени  - расширени  динамического диапазона рабочих частот входных импульсов.

Поставленна  цель достигаетс  тем что дополнительно задаютс  граничные значени  преобразованного входного сигнала и, в процессе пр образова- ни  временного интервала в сигнал, регистрируют его уровень, а затем измен ют опорную частоту, уменьша  ее в случае недостижени  нижнего граничного значени  сигнала, или увеличива  - в случае достижени  или превышени  верхнего граничного значени  сигнала и используют ее дл  преобразовани  входного временного интервала в его следующем периоде.

На фиг. I дана блок-схема устройства дл  реализации предлагаемого способа делени  временных интервалов на фиг. 2 - функциональна  схема блока выбора опорной частоты.

Устройство содержит генератор I тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3 частоты, счетчик 4, элемент 5 задержки , регистр 6, управл емый делитель 7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными св з ми.

Блок 10 выбора опорной частоты содержит фиксатор 11 верхнего уровн , фиксатор 12 нижнего уровн , первьй и второй элементы И 13 и 14, элемент ИЛИ 15, схему 16 управл емой задержки , реверсивный счетчик 17, дешифратор 18, регистр 19 и первый и второй управл емые делители 20 и 21 частоты с соответствующими функциональными св з ми.

Фиксатор 11 верхнего уровн  содержит элемент И 22, выход которого соеIIIII

динен с входом установки в 1 триггера 23. Фиксатор 12 нижнего уровн  содержит элемент И 24, выход которого соединен с входом установки О триггера .25. Схема 16 управл емой задержки содержит триггер 26, пр мой выход которого соединен с первым входом элемента И 27, выход которого соединен с входом установки в О триггера 26,

0

5

0

5

Устройство работает следую1гц1м образом .

Импульсы посто нной частоты f с выхода генератора 1 поступают на вход синхронизации блока 10 выбора опорной частоты, с первого выхода которого импульсна  последовательность с частотой f ,Q, поступает на информационный вход первого делител  3 с коэффициентом делени  К, на вход О которого поступает

выхода источника 2 умножаемой частоты через элемент 5 задержки. Выходные импульсы перво (о«

К

поступают на счетный вход счетчика 4, обнул емого импульсами частотой f.. Счетчик 4 считывает выходные импульсы первого делител  3 в течение периода следовани  импульсов частотой f. Текупд1й код с разр дных выходов счетчика 4 поступает на информационный вход регистра 6 и на управл ющий вход блока 10, на установочный вход которого поступают импульсы частотой fj через элемент 5 задержки, а на г вход разрешени  записи регистра 6 по- 0 ступают импульсы частотой f непосредственно с выхода источника 2. Выустановки в

сигнал частотой i с

го делител  3 с частотой f

ходной код регистра 6 N,

f Kf.

fot

посту

пает на установочный вход управл емого делител  7 частоты, на вход разрешени  работы которого поступает сигнал с выхода триггера 8. На информационный вход делител  9 поступают сигналы частотой f источника 2 через элемент 5 задержки. Поступившую частоту, поделенную делителем 9 на два, подают на вход установки в 1 триггера 8 и формируют на его выходе сигнал разрешени  дл  работы делител  7, выходной сигнал которого определ етс  f pj,j, Kf 2.

При прекращении поступлени  импульсов умножаемой частоты или при

значении частоты f меньше нижней границы диапазона умножаемых частот на первом выходе переполнени  счетчика 4 вырабатываетс  импульс, который через вход установки в О триггера 8 и вход сброса делител  9 возвращает их в исходное состо ние и запрещает работу управл емого делител  7, закрыва  таким образом доступ текущему коду счетчика 4 через регистр 6 на установочный вход делител  7.

А следукччш импульс умиож.чем) частоты f, поступающий через информационный вход делител  9, измен ет состо ние триггера 8 и разрешает работу управл емого делител  7, на выходе которого формируютс  сигналы частотой, соответствующей первому периоду умножае.мой частоты f., таким образом обеспечиваетс  отключение умножител  частоты при входных умножаемых частотах, меньших нижнего граничного значени  диапазона умножаемых частот. Но отсутствие f умножител  недопустимо в системах автоматического управлени , чему способствует введение в устройство блока 10 выбора опорной частоты, в котором фиксатор 11 задает верхнее граничное значение кода меньше уровн  переполнени  счетчика 4, а фиксатор 12 задает нижнее граничное значение более чем в 2 раза ниже верхнего значени  кода,При достижени  частоты верхнего граничного значени  кода и выше рабочего диапазона фиксатор 1I вырабатывает импульс разрешени  на элемент И 13, пропускающий импульс частоты f с установочного входа блока И), Выходной сигнал элемента И I3 измен ет код счетчика I7 импульсов поправки в сторону увеличени  (), Двоичный код счетчика 17 преобразуетс  в дешифраторе 18 в дес тичный код. Выходной код счетчика I7 заноситс  в управл емый делитель 20 частоты, на выходе которого формируешьс  выходной сигнал с частотой выше первоначально установленной который поступает на информационный йход делител  3. Выходной код счетчика 17 через дешифратор 18 поступает на регистр 19 управл емого делител  21 частоты. Выходной сигнал элемента И 13, кроме того, поступает на первый вход элемента ИЛИ 15, выходной сигнал которого поступает на З-БХОД триггера 26 схемы 16 управл емой задержки, выходной сигнал которой разрешает перезапись кода из регистра 19 в управл емый делитель 21 выходной сигнал которого поступает на информационный вход управл емого делител  7,

При выходе частоты за нижний предел рабочего диапазона фиксатор 12 вырабатывает сигнал разрешени  на элементе И 14, выходной сигнал которого измен ет состо ние счетчика 17

0

5

0

5

0

5

0

5

0

5

н сторону уменьшени , благодар  чему на установочных входах управл емого делител  20 устанавливаетс  коэффи- циeflт делени  меньше нижнего граничного значени , первоначально заданного , что исключает переполнение счетчика 4, а код делител  7 измен ют на вновь выбранный через период входной частоты.

Claims (6)

1. Формула изобретени 

   1 , Способ делени  временных интервалов , основанный на преобразовании временных интервалов между.входными импульсами в электрический сигнал , например в код, с помощью поделенной опорной частоты и формировании импульсов выходных интервалов путем делени  опорной частоты на полученный сигнал, отличающий- с   тем, что, с целью расширени  динамического диапазона рабочих частот входных импульсов, дополнительно задают граничные значе.ни  преобразованного входного сигнала и в процессе преобразовани  входного временно-. го интервала в сигнал регистрируют его уровень, а затем измен ют опорную частоту, уменьша  ее в случае недостижени  нижнего граничного значени  сигнала или увеличени  ее в случае достижени  или превышени  верхнего граничного значени  сигнала и используют ее дл  преобразовани  входного временного интервала в его следующем периоде,
2. 2, Устройство дл  делени  временных интервалов, содержащее генератор тактонь1Х импульсов, источник умножаемой частоты, первый и второй делители частоты, счетчик, элемент задержки , регистр, управл емый делитель частоты и триггер, причем выход источника умножаемой частоты соединен с входом разрешени  записи регистра и с входом элемента задержки, выход которого соединен с входами установки в О первого делител  частоты и счетчика и с информационным входом второго делител  частоты, выход первого делител  частоты соединен со счетным входом счетчика, выход переполнени  которого соединен с входами установки в О триггера и второго делител  частоты, выход которого соединен с входом установки в 1 триггера, пр мой выход которого соединен с входом разрешени  работы управл емого делител  частоты, установочные входы которого соединены соответственно с разр дными выходами регистра , информационные входы которого соединены соответственно с разр дными выходами счетчика, а выход управл емого делител  частоты  вл етс  выходом устройства, отличающеес  тем, что в нег о введен блок выбора опорной частоты, вход синхронизации которого соединен с выходом генератора тактовых импульсов, установочный вход блока выбора опорной частоты соединен с выходом элемента задержки, разр дные выходы счетчика соединены соответственно с разр дами управл ющего входа блока выбора опорной частоты, первый выход которого соединен с информационным входом первого делител  частоты, а информационный вход управл емого делител  частоты соединен с вторым выходом блока выбора опорной частоты,
3. 3. Устройство по п, 2, отличающеес  тем, что блок выбор опорной частоты содержит фиксатор нижнего уровн  кодов, фиксатор верхнего уровн  кодов, первый и второй элементы И, элемент ИЛИ, схему управл емой задержки, реверсивный счетчик дешифратор, регистр и первый и второ управл емые делители частоты, причем первый и второй информационные входы фиксатора нижнего уровн  кодов соединены соответственно с двум  младшими разр дами управл ющего входа блока, два старших разр да управл ющего входа которого соединены соответственно с первым и вторым информационными ; входами фиксатора верхнего уровн  кодов, выходы фиксаторов нижнего и верхнего уровней кодов соединены соответственно с первь ми входами первого и второго элементов И, вторые входы которых соединены с установочными входами фиксаторов нижнего и верхнего уровней кодов, управл ющим входом схемы управл емой задержки, входами установки в О первого и второго управл емого делител  частоты и с установочным входом блока, выход первого элемента И соединен с первым входом элемента ИЛИ и с входом сложени  реверсивного счетчика, выход второго элемента И соединен с вторым входом элемента ШШ и с входом вьтитани  реверсивного счетчика, разр дные вы

   5

   0

   5

   0

   5

   0

   5

   0

   5

   ходы которого сордииены соответственно с входами дешифратора, рлчр дные выходы которог о соединены соответственно с установочными входами первого управл емого делител  частоты и информационными входами регистра, разр дные выходы которого соединены соответственно с установочными входа7 ми второго управл емого делител  частоты , выход элемента ИЛИ соединен с информационным входом схемы управл емой задержки, выход которой соединен с синхровходом регистра, синхро- вход блока выбора опорной частоты соединен с тактовыми входами первого и второго управл емых делителей частоты , выход первого управл емого делител  частоты соединен с его входом перезаписи и с первым выходом блока выбора опорной частоты, выход второго управл емого делител  частоты соединен с его входом перезаписи и с вторым выходом блока выбора опорной частоты,
4. 4.Устройство по п. 3, отличающеес  тем, что фиксатор верхнего уровн  кода содержит триггер и элемент И, выход которого соединен с входом установки в 1 триггера , выход которого  вл етс  выходом фиксатора, первый и второй входы элемента И  вл ютс  первым и пторым информационными входами фиксатора, установочный вход которого соединен

   с входом установки в i Tptrrrepa,
5. 5.Устройство по п. 3, отличающеес  тем, что (рчксатор нижнего уровн  кодов содержит триг - гер и элемент И, выход которого соединен с входом установки в О триггера , выход которого  вл етс  выходом фиксатора, первый и второй входу элемента И  вл ютс  первым и вторым информационными входами фиксатора , установочный вход которого соединен с входом установки в 1 триггера.
6. 6.Устройство по п. 3, о т л и - чающеес  тем, что схема управл емой задержки содержит элемент И и триггер, выход которого соединен

   с первым входом элемента И, которого соединен с входом установки в О триггера и  вл етс  выходом схемы, управл ющий вход которой соединен с вторым входом элемента И, а вход установки в 1 триггера  вл етс  информационным входом схемы управл емой задержки.