SU1264197A1

SU1264197A1 - Device for generating combinations

Info

Publication number: SU1264197A1
Application number: SU853848687A
Authority: SU
Inventors: Виктор Михайлович Полищук; Николай Иванович Крылов; Василий Васильевич Соколов
Original assignee: Войсковая Часть 25840
Priority date: 1985-01-30
Filing date: 1985-01-30
Publication date: 1986-10-15

Abstract

Изобретение относитс к вычислительной технике и может использоватьс в вычислительных машинах, решаюпщх комбинаторные задачи. Целыо изобретени вл етс расширение функциональных возможностей за счет обеспечени формировани всех возможных сочетаний из m злементов по п дл заданных значений m и п. Устройство дл перебора сочетаний содержит группу элеме гон И 1, регистр 2, четыре группы элементов И 3-6, две группы элементов ИЖ 7 и 8, группу 10 элементов задержки, элементы ИЛИ 9, элементы И 11, триггеры 12, элементы.И 13, триггеры 14-16, элементы И 17-23, элементы НЕ 24 и 25, элементы ИЛИ 26 и 27, элементы 28-31 задержки, переключатели 32, переключатель 33, пере- с ключатель 39 режимов. 1 ил. (Л 36,The invention relates to computing and can be used in computing machines solving combinatorial problems. The purpose of the invention is to extend the functionality by ensuring the formation of all possible combinations of m elements according to n for given values of m and p. The device for sorting combinations contains the element And 1, register 2, four groups of elements And 3-6, two groups elements IL 7 and 8, a group of 10 delay elements, elements OR 9, elements AND 11, triggers 12, elements. AND 13, triggers 14-16, elements AND 17-23, elements NOT 24 and 25, elements OR 26 and 27, delay elements 28–31, switches 32, switch 33, switch with a switch of 39 modes. 1 il. (L 36,

Description

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах, решающих комбинаторные задачи. Цель изобретени - расширение фун кциональных возможностей за счет обе спечени формировани всех возможных сочетаний из m элементов по п дл заданных значений m и п. На чертеже представлена схема ус тройства. Устройство содержит, элементы И 1, регистр 2, элементы ИЗ, элементы И 4, элементы ИЛИ 5, элементы И 6, эле менты ИЛИ 7, элементы И 8, элементы ИЛИ 9, элементы 10 задержки, элементы И -11, триггеры 12, элементы И 13, триггеры 14-16, элементы 17-23, элементы НЕ 24 и 25, элементы ИЛИ 26 и 27, элементы 28-31 задержки, переклю чатели 32, двухсекционный переключатель 33, вход 34 начальной установки , вход 35 тактового сигнала, инфор мационный вькод 36, выход 37 сигнала окончани перебора, выход 38 сигнала окончани перебора, переключатель 39 режимов. При переборе сочетаний каждое оче редное состо ние образуетс из преды дущего путем замены крайней справа комбинаций 01 на 10- и переписи всех единиц, расположеннЬгх правее, в крайние правые позиции. Лри этом в первоначальном состо нии все единицы должны располагатьс в крайних справ позици х. В последнем же состо нии они переход т в крайние слева позиции . Например, при га 5 и п 3 уст ройством вырабатываютс сочетани 1.001116. 10101 . . 2.010117. 10110 3.01101 . 8. 11001 4.ото9. 11010 5.1001110. 11100 Устройство работает следующим образом . Перед началом работы дл перебора сочетаний из m элементов по п переключатель 33 устанавливаетс в т-ное положение. Замыкаютс контакты пере;ключателей 32, соответствующих m младшим (правым) разр дам устройства После этого на вход 34 подаетс сигнал , который устанавливает в нулевое состо ние триггеры 14 и 12, а затем с задержкой на элементе 31 задержки через замкнутые контакты переключате л 32 устанавливает п крайние справа триггеры 12 в единичное состо ние. Устройство может работать в двух режимах, В первом режиме обеспечиваетс перебор сочетаний дл данного фиксированного значени п, при этом переключатель 39 режимов устанавливаетс в положение, обеспечивающее соединение выхода элементов И 20 с выходом 37. Во втором режиме обеспечиваетс перебор всех сочетаний дл значений п k, т В этом случае пе- реключатель 39 устанавливаетс в положение , обеспечивающее соединение выхода элемента И 20 с входами элементов И 21 и 22, Устройство в первом режиме работает следующим образом. Лервый сигнал, поступающий по входу 35, проходит через открытьга элемент И 18, устанавливает триггер 14 в единичное состо ние и поступает на вход элементов ИЛИ 27, Сигнал с выхода элементов ШЖ 27 устанавливает в нулевое состо ние триггер 15 и триггеры регистра и с задержкой на элементе 30 через элементы И 11 и ИЛИ 7 переписывает содержимое триггеров 12 в триггеры регистра 2. Этот же сигнал , задержанный на элементе 29 задержки , поступает через элемент ИЛИ 26 на входы элементов И 1 и выдает на информационный выход 36 первое из формулируемых сочетаний (элемент 29 задержки обеспечивает задержку сигналов на врем прохождени сигнала через элемент задержки, элемент И 11, элемент ИЛИ 7 и переходных процессов в триггере регистра 2). При поступлении очередного сигнала на вход 35 он проходит через открытый элемент И 17 и устанавливает триггер 16. в нулевое состо ние, обеспечива тем самым разрешающий потенциал на входе элемента И 23 и запрещающий - на входе первого элемента И 8, Этот же сигнал поступает на входы первого элемента И 4 и первого элемента И 6, При единичном состо нии триггеров регистра 2 на входах элементов И 4 наход тс разрешающие потенциалы, а на входах элементов И 3и 6 - запрещающие потенциалы. При нулевом состо нии триггеров регистра 2, наоборот, на входах элементов И 4и 8 наход тс запрещающие потенциалы , а на входах элементов И 3 и 6 разрешающие .The invention relates to computing and can be used in computers that solve combinatorial problems. The purpose of the invention is the expansion of functional capabilities due to both sintering the formation of all possible combinations of m elements according to n for given values of m and n. The drawing shows the scheme of the device. The device contains AND elements 1, register 2, elements FROM, elements AND 4, elements OR 5, elements AND 6, elements OR 7, elements AND 8, elements OR 9, delay elements 10, elements AND -11, triggers 12, elements AND 13, triggers 14-16, elements 17-23, elements NOT 24 and 25, elements OR 26 and 27, delay elements 28-31, switches 32, two-section switch 33, initial setup input 34, clock input 35, information code 36, output 37 of the end of enumeration signal, output 38 of the end of enumeration signal, switch 39 modes. When combining combinations, each next state is formed from the previous one by replacing the right-most combinations of 01 by 10 and the census of all units located to the right to the extreme right positions. In this condition, in the initial state, all units should be located in the extreme positions. In the latter state, they move to the leftmost positions. For example, when ha 5 and p 3, the device produces 1.001116 combinations. 10101. . 2.010117. 10110 3.01101. 8. 11001 4.to9. 11010 5.1001110. 11100 The device operates as follows. Before starting work for searching combinations of m elements according to n, the switch 33 is set to the t-th position. The contacts of the switches; the switches 32 corresponding to the m younger (right) discharges of the device are closed. After this, the input 34 is given a signal that sets the triggers 14 and 12 to the zero state, and then with a delay on the delay element 31 through the closed contacts the switch 32 sets The rightmost triggers 12 are in one state. The device can operate in two modes. In the first mode, combinations of the given fixed value n are provided, while the mode switch 39 is set to connect the output of the AND 20 elements to the output 37. In the second mode, all combinations are selected for the values of n k, In this case, the switch 39 is set to provide the connection between the output of the element AND 20 and the inputs of the elements 21 and 22. The device in the first mode works as follows. The first signal arriving at input 35 passes through the open element I 18, sets trigger 14 to one state and enters the input of elements OR 27, the signal from the output of elements ShZH 27 sets the trigger 15 and the register triggers to zero state and with a delay of element 30 through elements 11 and OR 7 rewrites the contents of flip-flops 12 to triggers of register 2. This same signal, delayed at delay element 29, flows through element OR 26 to inputs of elements AND 1 and outputs the first formulated combination to information output 36 ment delay 29 provides a delay time of the signals at the signal passing through the delay element, AND gate 11, an OR gate 7 and transients in the trigger register 2). When the next signal arrives at input 35, it passes through open element I 17 and sets trigger 16. to the zero state, thus providing the resolving potential at the input of element And 23 and prohibiting it at the input of the first element And 8, This same signal arrives at the inputs The first element 4 and the first element 6, With the unit state of the triggers of register 2, there are resolving potentials at the inputs of elements 4, and the forbidden potentials at the inputs of elements 3 and 6. In the zero state of register 2 flip-flops, on the contrary, prohibitive potentials are present at the inputs of elements And 4 and 8, and permitting at the inputs of elements 3 and 6.

Если г (г 1, 2, ..., т) крайние справа триггеры регистра 2 наход тс в единичном состо нии, то тактовый сигнал проходит последовательно элементы И 4 и ИЛИ 5 и устанавливает эти триггеры в нулевое состо ние, а г+1-й триггер регистра 2 через открытый элемент И 3 - в единичное состо ние , и поступает на входы элементов ИЛИ 9, что обеспечивает формирование на выходе первого элемента ИЛИ 9 серии из г импульсов (элементы 10 задержки обеспечивают временную раст жку серии импульсов, необходимую дл стабильности переходных процессов при дальнейшей работе).. Первый импульс серии, пройд через элемент И 23, устанавливает триггер 16 в единичное состо ние, чем обеспечиваетс подача на вход первого элемента И 8 разрешающего потенциала. Второй импульс серии , пройд первые элементы И 8 и ИЛИ 7, устанавливает первый триггер регистра 2 в единичное состо ние, чем обеспечиваетс прохождение третьего импульса серии через второй элемент И 8 и установка в единичное состо ние второго триггера регистра 2, а с каждым очередным импульсом серии установка очередного по пор дку триггера регистра 2 по г-1-й триггер включительно . На этом заканчиваетс такт формировани очередного сочетани , которое снимаетс с единичных выходов триггеров регистра 2 и вьщаетс через элементы И 1 на информационный выход устройства этим же управл ющим сигналом , задержанным к этому времени на . элементе 28 задержки и прошедшим через открытые элементы И 19 и ШИ 26. If r (r 1, 2, ..., t) rightmost triggers of register 2 are in one state, then the clock signal passes the elements AND 4 and OR 5 sequentially and sets these triggers to the zero state, and g + 1 register trigger 2 through the open element AND 3 is in a single state, and is fed to the inputs of the OR 9 elements, which ensures the formation at the output of the first OR element 9 of a series of g pulses (delay elements 10 provide a time stretch of a series of pulses necessary for stability of transients during further work) .. he first series of pulses, after having passed through the AND gate 23, sets flip-flop 16 in a single state, thus permitting supply to the input of the first AND gate 8 resolving capacity. The second impulse of the series, passing the first elements of AND 8 and OR 7, sets the first trigger of register 2 to one, which ensures the passage of the third pulse of the series through the second element of 8 and setting the second trigger of register 2 to one, and with each successive pulse a series of installation of the next in order trigger register 2 for the g-1st trigger inclusive. This completes the cycle of forming the next combination, which is removed from the single outputs of the triggers of the register 2 and is transmitted through the elements AND 1 to the information output of the device by the same control signal, which is delayed by this time. element 28 of the delay and passed through the open elements And 19 and SHI 26.

Если (г 1, 2, ..., m-n) крайние правые триггеры регистра 2 наход тс в нулевом состо нии, то тактовый сигнал , пройд г открытых элементов И 6, поступает через г-й элемент ИЛИ 5 на открытый r+1-й элемент И 4 и в дальнейшем выполн ет аналогичные деистВИЯ .If (r 1, 2, ..., mn) the rightmost triggers of register 2 are in the zero state, then the clock signal passed by the open elements AND 6 goes through the ith element OR 5 to the open r + 1- Element And 4 and further performs similar actions.

Если в текущем сочетании в крайней справа позиции имеетс комбинаци 01, то при формировании очередного сочетани она преобразуетс в комбинацию 10.If in the current combination there is a combination 01 in the rightmost position, then when forming the next combination it is converted into combination 10.

После того, как сформированы и выданы все сочетани из m элементов по п дл данного значени п (при m га„д ) очередным тактовым сигналом будет сформировано следукицее сочетание , при котором m+1-й триггер регистра 2 находитс в единичном состо нии . Сигнал из этого триггера через замкнутые клеммы соответствующей секции переключател 33 поступает на вход элемента И 20 и через элемент НЕ 24 - на вход элемента И 19, чем обеспечиваетс запрет прохождени задержанного на элементе 28 задержки сигнала через элемент И 19 и разрешение его прохождени через элемент И 20. С выхода элемента И 20 сигнал подаетс через замкнутые контакты переключател 39 на выход 37, сигнализиру тем самым об окончании работы устройства в данном режиме.After all combinations of m elements are formed and outputted according to claim n for a given value of n (at m ha), the next clock signal will form the following combination, at which m + 1 flip-flop of register 2 is in a single state. The signal from this trigger through the closed terminals of the corresponding section of the switch 33 is fed to the input element AND 20 and through the element NOT 24 to the input element AND 19, which prohibits the passage of the signal delayed by element 28 in the delay signal through element 19 20. From the output of the element I 20, the signal is fed through the closed contacts of the switch 39 to the output 37, thereby signaling the end of operation of the device in this mode.

Во втором режиме устройство до по влени сигнала на выходе элемента И 20 работает аналогично. Начина с этого момента сигнал с выхода элемента И 20 поступает на входы элементов И 21 и 22.In the second mode, the device until the appearance of the signal at the output of the element And 20 works similarly. Starting from this moment the signal from the output of the element And 20 is fed to the inputs of the elements And 21 and 22.

Так .как обычно п т, то с единичного выхода т-го триггера 12 через замкнутые контакты соответствующей секции переключател 33 на вход элемента И 2t подаетс запрещающий потенциал , а на вход элемента И 22 через элемент НЕ 25 - разрешающий потенциал. Сигнал проходит через элемент И 22 и поступает на входы элементов И 13 и вход элемента ИЛИ 27. Поскольку перв.ые п справа триггеры 12 наход тс в единичном состо нии, то на входах первых п справа элементов И 13 наход тс разрешающие потенциалы . Поэтому сигнал, поступающий на входы элементов И 13, устанавливает в единичное состо ние n+1-й триггер 12 и подтверждает единичные состо ни предьщущих триггеров 12, чем обеспечиваетс увеличение значени п на единицу. Этот же сигнал проходит элемент ИЛИ 27 и с его выхода обеспечивает выполнение действий, аналогичных дл первого режима работы. В дальнейшем процесс повтор етс .So, as usual, n t, from the single output of the t-th trigger 12 through the closed contacts of the corresponding section of the switch 33 to the input of the element AND 2t the inhibitory potential is applied, and to the input of the element And 22 through the element NOT 25 - the resolving potential. The signal passes through the element AND 22 and enters the inputs of the elements AND 13 and the input of the element OR 27. Since the first n to the right flip-flops 12 are in one state, the permitting potentials are at the inputs of the first n to the right of the elements And 13. Therefore, the signal arriving at the inputs of the AND 13 elements sets the n + 1 th trigger 12 to the single state and confirms the single states of the previous triggers 12, thus increasing the value of n by one. The same signal passes the element OR 27 and from its output provides the execution of actions similar to the first mode of operation. In the following, the process is repeated.

После того, как сформировано и выдано последнее из формируемых сочетаний , т.е. когда значение п станет равн1 т, на входе элемента И 2t находитс разрешающий потенциал, а на (Входе элемента И 22 - запре1цакнций.After the last of the formed combinations has been formed and issued, i.e. when the value of n becomes equal to 1 t, at the input of the element AND 2t there is a resolving potential, and at (Input of the element 22) there are no prescriptions.

Claims

Therefore, the signal from the output of the element And t 20 through the element And 21 enters the output 38, thereby signaling the end of operation of the device in this mode. . For both modes, in the case when m and n leftmost triggers of register 2 are in a single unit (the last of the generated combinations for a given n) when the next clock signal arrives at the output of the last element And 4, a signal appears that sets the trigger 15 is in a single state, the potential from a single output of which is supplied through the closed contacts of the switch 33 to the elements AND 19 and 20, controlling their operation. Claims Device for sorting combinations containing a register, the first group of t-1 elements And, the second group of m elements And, the third group of t-1 elements And, the fourth group of t-2 elements And, the first group of t-1 elements OR, the second group t-2 elements OR,. group t-2 delay elements, the first element And and the first trigger, a single input of which is connected to the output of the first element AND, the first input of which is connected to the output of the first element OR of the second group and to the first input of the first element AND of the fourth group, the second input of which is connected to the first output of the first trigger, the first input of the i-ro element of the second group (i If 2,, ..., m) is connected to the single output of the i-ro register bit and to the first input of the j-th element of the fourth quarter of the group (j 2, 3, ... m-2), the output of the i-ro element And the second group (i F t) is connected to n The first inputs tx of the elements are AND and OR are the first groups, respectively (1 1, 2, .. „t-1), the second input of the t-ro element OR of the first group is connected to the output fr of the AND element of the third group and to the first input 1 + 1 of the third element of the third group, the second input of the t-ro element of the third group is connected to the zero output of the i-ro register bit and to the second input of the t-ro element of the first group, the output of which is connected to the single input of the first register bit, zero input .i-ro bit register (i t) is connected to the output of the i-ro element AND the second group and to the first input of the j-ro element OR the second of the second group, the second input of which is connected to the output of the j-ro element of the group's head, whose input is connected to the output of the jt-1-th (j t-3) element of the second group, the output of the b-th element of the second group is connected to the zero input the t-th register bit, the input of the m-2-ro delay element of the group is connected to the zero input of the t-1-th register bit, characterized in that, in order to extend the functionality by ensuring the formation of all possible combinations of m elements according to n for given values of m and n, a group of triggers is entered into it, a fifth group -1 elements AND, sixth and seventh groups of elements AND, third group t-2 elements OR, second, third, fourth, fifth, fifth and seventh elements AND, first and second elements OR, second and third triggers, first and the second elements are NOT, the first, second, third and fourth elements of the delay, a group of m switches, a mode switch, a two-section switch, and the inputs of the group switches are connected to the first single inputs of group triggers, the single outputs of which, except for w-th, respectively, are connected to the first inputs element Both the fifth group and the first inputs of the elements And the sixth group, the outputs of the ix elements of the fourth group (i 1, 2, .. m-2) are connected with the second inputs of i + 1-x elements of the fourth group and the first inputs of the ix elements OR of the third group, the second inputs of the ix elements OR of the third group are connected to the outputs of the ix elements of the sixth group, the outputs of the elements OR of the third group are connected to the second single inputs of the ix register bits, the outputs of the w-1-th and th-th elements of the sixth group are connected respectively, with the information inputs of the bits of the register, the first in The elements of the And the seventh group are connected to the unit outputs of the register bits, the outputs of the elements of the Seventh group are information output of the device, the inputs of the first section of the two-section switch are connected to the unit outputs of the trigger points from the first trigger, the output of the first section two-piece switch is connected to the input of the first element and. With the first input of the third element I, the inputs of the second section of the two-section switch in order of increasing home rooms are connected respectively to the unit outputs of the register bits, starting from the second bit, the tth input of the second section of the two-section switch is connected to the single output of the second trigger, and the output is connected to the input of the second element NOT and to the first input of the fourth element AND, the output of the first element is NOT connected to the first input of the second element, AND, the output of the second element is NOT connected to the first input of the fifth element AND, the first inputs of the sixth and seventh elements And are connected to the input of the clock signals of the device, the second input of the sixth element And is connected to the zero output of the third trigger, the second input of the seventh element And is connected to the single output of the third trigger, the output of the sixth element And is connected to the third input of the third trigger and with the first input of the first element OR whose output is connected to the zero input of the trigger, to the dump inputs of the register bits, through the first delay element to the second inputs of the elements of the sixth group and through the second el ment delay - with pervm input of the second OR gate whose output is connected to inputs of the AND vtormi seventh group, the initial setting input device connected to the zero input of the third flip-flop, with zero inputs of flip-flops. group and through the third delay element - with the inputs of the switches of the group, the output of the seventh element And connected to the second input of the first element And the second group, with the first input of the first element And the third group, with zero input of the first trigger and through the fourth delay element - with the second inputs of the fourth and the fifth element And, the output of the second element And is connected to the second input of the first element OR and the second inputs of the elements And the fifth group, the outputs ix of the elements And the fifth group (i 1,2 ,, .. m-1) are connected respectively with information in With i + 1-x triggers of groups, the output of the fourth element I is connected to the input of the mode switch, the first output of which is connected to the first output of the device search end, the second output is connected to the second inputs of the second and third elements, And the output of the fifth element I is connected to the second the input of the second element OR, the output of the third element AND is the second output of the device bridging termination.