SU1257839A1

SU1257839A1 - Реверсивный счетчик

Info

Publication number: SU1257839A1
Application number: SU853888380A
Authority: SU
Inventors: Виктор Федорович Мочалов; Виктор Николаевич Николаев; Евгений Константинович Семенов
Original assignee: Войсковая часть 45807-Р/П
Priority date: 1985-04-23
Filing date: 1985-04-23
Publication date: 1986-09-15

Abstract

Изобретение относитс к области цифровой техники. Может быть использовано при построении многоразр дных быстродействующих двоичных реверсивных счетчиков. Цель изобретени -- повышение надежности устройства. В устройство, содержащее в каждом разр де, кроме М-го разр да, элементы И-НЕ 2,3 и симметричный, а в М-м разр де несимметричный Т-триггер, выполненный на двух коммутационных триггерах 5,4 и 6,7 и одном триггере пам ти 8,9 в базисе И-НЕ, шину 10 сложени , шину 11 вычитани , тактовую шину 12, дл достижени цели введены новые функциональные св зи. Если, например, К-3, то данное техническое решение позвол ет построить 25-разр дный реверсивный счетчик с максимально возможным быстродействием Т-триггера разр да (1/3 ta). Причем в этом счетчике элементы разр дов с 5 по 25 имеют одинаковый коэффициент объединени . Цель изобретени достигаетс за счет уменьшени числа межразр дных св зей и применени элементов с меньшим коэффициентом объединени по входу без снижени его быстродействи . 1 ил. с (Л /-/ 1C сд 00 оо со

Description

Изобретение относитс к цифровой технике и может быть использовано при построении многоразр дных быстродействующих двоичных реверсивных счетчиков.

Цель изобретени - повышение надежности устройства за счет уменьшени числа межразр дных св зей и применени элементов с меньшим коэффициентом объединени по входу без снижени его быстродействи .

На чертеже изображена функциональна схема М-разр дного реверсивного счетчика при К-3.

Реверсивный счетчик содержит 1-1-1-М разр ды, каждый из которых, кроме 1-М-го разр да, содержит первый 2 и второй 3 элементы И-НЕ и симметричный, а в 1-М-ом разр де несимметричный Т-триггер, выполненный на двух коммутационных триггерах 4,5 и 6,7 и одном триггере пам ти 8,9 в б зисе И-НЕ, с входами первого элемента 2 il-HE разр да соединены шина 10 сложени , единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разр да, а с входами второго элемента 3 И-НЕ разр да соединены шина 11 вычитани , нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разр да, с нулевыми входами и коммутационными-триггерами всех разр дов соединена тактова шина 12, выходы элементов 2 и 3 каждого разр да, кроме 1-К-1-ГО и 1-К-го разр дов, соединены с нулевыми входами и коммутационных триггеров последуюшего разр да, с нулевыми входами коммутационных триггеров каждого из 1-К-1-го разр дов (например 1-2) соединены выходы элементов 2 и 3 И-НЕ всех предыдущих (1-1) разр дов, выходы элементов 2 и 3 И-НЕ 1-К-го-разр да соединены с нулевыми входами коммутационных триггеров всех последующих 1-К+1 - 1-М-разр - дов, с единичными входами первого коммутационного триггера 1-К-го разр да соединены шина 10 сложени , единичный выход триггера пам ти и нулевой выход первого коммутационного триггера первого 1-1 разр да , с нулевыми входами первого коммутационного триггера 1-К-го разр да соединены выходы первых элементов 2 И-НЕ всех предыдущих 1-1 - 1-2 разр дов и выход второго элемента 3 И-НЕ 1-К-го разр да, с единичными входами второго коммутационного триггера 1-К-го разр да соединены шина 11 вычитани , нулевой выход триггера пам ти и нулевой выход второго коммутационного триггера первого разр да 1-1, с нулевыми входами второго коммутационного триггера 1-К-го разр да соединены выходы вторых .v/icMPHTOB 3 H-HF liccx предыдущих 1-1-1-2 ,-,Зр дов и выход 11С 1)Н()гг) ;i:iCMeiiTa 2 И-iif: К-1П (, ;;;, v i /uiHH iniiiMi- (ходлии iiep- .Mjf; li nijjio,-i. i4( i tiiuioriiiixx трм1тор;и

ходы первых и вторых элементов 2 и 3 И-НЕ всех предыдущих (1-2) разр дов. Кроме первого 1-1 разр да выходы первого 2 и второго 3 элементов И-НЕ каждого

из разр дов С l-K+1-го по 1-М-2-Й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разр да.

Устройство работает следующим образом. Пусть имеет режим сложени , т. е. на

шине 10 присутствует I, а на шине II - О и пусть триггер 8 и 9 пам ти разр да 1-К+1 находитс в состо нии лог.«0 (на выходе элемента 8 «О), а триггеры пам ти 8,9 всех остальных разр дов наход тс в состо нии лог.«1 (на выходе элемента 8 «1). В этом случае на выходах элементов 2 разр дов с 1-1 по 1-К-й присутствует «1, а на выходах элементов 2 остальных разр дов - «О. Поэтому при по влении импульса в виде «I на тактовой щине 12 срабатывают эле0 менты 6 разр дов 1-1 - 1-К и устанавливают триггеры пам ти 8,9 этих разр дов в состо ние «О. Одновременно срабатывает элемент 5 разр да 1-К+1 и устанавливает триггер 8,9 пам ти этого разр да в состо ние «1. В паузе после тактового импульса на выходе

5 элемента 2 разр да 1-К по вл етс «О, который блокирует все триггеры разр дов, начина с 1-К+1-ГО. Лог «1 по витс на выходе элемента 2 разр да 1-К лишь после того, как все триггеры пам ти 7,8 разр дов 1-1-1-К установ тс в состо ние логической I. Это произойдет за врем , равное () . Т, где Т - период следовани импульсов. Поэтому триггеры разр дов 1-K-f 1 - 1-М в течение этого времени будут блокированы «О с выхода 2 разр да 1-К, а в самих разр дах будут происходить следующие процессы.

Лог.«1 с выхода 2 разр да l-K-j-l поступает на вход элемента 4 разр да l-K-f-2. Поскольку на выходе элемента 8 этого же разр да «1, то на выходе элемента 4 по в0 л етс «О, а на выходе элемента 2-«1. Таким образом на выходе элемента 2 разр да 1-К+2 формируетс сигнал переноса в следующий разр д 1-К+З и т. д. Задержка сигнала переноса в каждом разр де определ етс двум элементами 4 и 2. Дл того,

чтобы сигнал переноса с разр да 1-К+1 успел распространитьс до 1-М-го разр да, прежде чем по витс «1 на выходе переноса (выход с элемента 2), разр да 1-К необходимо выбирать количество разр дов с 1 -К+1 по 1-М из соотношени () T/ta, где ta - среднее врем задержки элементов 4 и 2 разр да. После того, как на выходе 2 разр да 1-К по витс «1, то с приходом очередного тактового импульса срабатывают улементы 6 всех разр дов и

5 их триггеры пам ти устанавливаютс в состо ние «О, а схе.ма возвращаетс в исходное состо ние. Аналогичным образом рабо- счетчик в режиме вычитание при уелоВИИ , что на шине 10 «О, а на шине 11 - «1. Если, например, К-3, то предлагаемое техническое решение позвол ет построить 25-разр дный реверсивный счетчик с максимально возможным быстродействием Т-триг- гера разр ду (1/3 1з). Причем в этом счетчике элементы разр дов с 5 по 25 имеют одинаковый коэффициент объединени , не превышающий 7.

Claims

Формула изобретени

Реверсивный счетчик, содержащий в каждом разр де, кроме М-го разр да, два элемента И-НЕ и симметричный триггер, а в М-м разр де несимметричный Т-триггер, выполненный на двух коммутационных триг- герах и одном триггере пам ти в базисе И-НЕ, причем с входами первого элемента И-НЕ разр да соединены шина сложени , единичный выход первого коммутационного триггера и нулевой выход второго ком- мутационного триггера этого же разр да, а с входами второго элемента И-НЕ разр да соединены щина вычитани , нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разр да, выходы элементов И-НЕ каждого разр да, кроме (K-l)-ro и К-го разр дов, соединены с нулевыми входами коммутационных триггеров последующего разр да, с нулевыми входами коммутационных триггеров каждого из (K-l)-ro

разр дов соединены выходы элементов И-НЕ всех предыдущих разр дов, вы

0

0 5

0

ходы элементов И-НЕ К-го разр да соединены с нулевыми входами коммутационных триггеров всех последующих разр дов , с нулевыми входами коммутационных триггеров всех разр дов соединена тактова щина, с единичными входами первого коммутационного триггера К-го разр да соединены шина сложени , единичный выход триггера пам ти и нулевой выход первого коммутационного триггера первого разр да, с нулевыми входами первого коммутационного триггера К-го разр да соединены выходы первых элементов И-НЕ всех предыдущих разр дов и выход второго элемента И-НЕ К-го разр да с единичными входами второго коммутационного триггера К-го разр да соединены щина вычитани , нулевой выход второго коммутационного триггера и нулевой выход триггера пам ти первого разр да , с нулевыми входами второго коммутационного триггера К-го разр да соединены выходы вторых элементов И-НЕ предыдущих разр дов и выход первого элемента И-НЕ К-го разр да, отличающийс тем, что, с целью повыщени надежности, с единичными входами первого и второго коммутационных триггеров К-го разр да соединены соответственно выходы первых и вторых элементов И-НЕ всех предыдущих разр дов, кроме первого разр да, а выходы первого и второго элементов И-НЕ каждого из разр дов с (К+1)-го по (М.-2)-й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разр да.