SU476687A1

SU476687A1 - Реверсивный счетчик

Info

Publication number: SU476687A1
Application number: SU1946549A
Authority: SU
Inventors: Владимир Алексеевич Грехнев; Владимир Трофимович Тряпицын
Original assignee: Войсковая Часть 44388-Р/11
Priority date: 1973-07-20
Filing date: 1973-07-20
Publication date: 1975-07-05

Description

1

Изобретение относитс к вычислительной технике и предназначено дл суммировани илн вычитани последовательности входных импульсов.

Известен реверсивный счетчик на элементах И - НЕ, каждый разр д которого выполнен на триггере пам ти, двух коммутационных триггерах и двух схемах И - НЕ, причем единичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, нулевой выход которого соединен с единичным входом триггера пам ти , а единичный выход первого коммутационного триггера соединен с нулевым входом второго коммутационного триггера и со входом первой схемы И - НЕ. Нулевой выход второго коммутационного триггера соединен со входом второй схемы И - НЕ, а единичный выход второго коммутационного триггера соединен с нулевыми входами триггера пам ти и первого коммутационного триггера и со входом первой схемы И - НЕ. Шина разрешени сложени соединена со входом первой схемы И - НЕ, шина разрешени вычитани соединена со входом второй схемы И - НЕ, а шина импульса счета соединена с нулевым входом первого коммутационного триггера и с единичным входом второго коммутационного триггера. Выход первой схемы И - НЕ соединен с нулевым входом первого коммутационного триггера следующего разр да, выход второй схемы И - НЕ соединен с нулевым входом первого и с единичным входом второго коммутационных триггеров следующего разр да.

Недостатком известного реверсивного счетчика вл етс большое чнс.Ю межразр диых св зей и сложность. Цель изобретени - упрО1денне устройства.

Ноставленна цель достигаетс тем, что выход первой схемы И - НН соединен с едиН11ЧНЫМ входом первого коммутационного триггера следующего разр да, выход второй схемы И - НЕ соединен с нулевым входом

второго коммутационного триггера следующего разр да.

На чертеже показана схема предложенного реверсивного счетчика. Схемы И - НЕ 1 и 2 образуют триггер

пам ти, схемы И - НЕ 3 i 4 - второй коммутационный триггер, а схемы И - НЕ 5 и G - первый коммутационный триггер, схемы И - НЕ 7 и 8 выполн ют свойственные им логические функции.

В рел-симе суммировани на входы схем И - НЕ 7 подаютс сигналы, равные логической единице, а на входы схем И - НЕ 8- сигналы, равные логическому нулю. Первый разр д счетчика работает как обычный триггер со счетным входом. Поскольку на выходах

схем И - НЕ 8 сигнал равен логической единице , то срабатывание 2-го разр да осуществл етс лишь нри наличии сигнала переноса с выхода схемы И - НЕ 7 первого разр да, что указывает на то, что триггер пам ти первого разр да находитс в единичном состо нии. Если сигнал переноса отсутствует, т. е. равен логическому нулю, то на выходе схемы И - НЕ 6 второго разр да по вл етс логическа единица, независимо от того, в каком состо нии находитс триггер пам ти второго разр да . Поскольку импульс счета отсутствует, то на выходах схем И - НЕ 4 и 5 также будут логические единицы, а следовательно, на выходе схемы И - НЕ 7 второго разр да по витс логический нуль, т. е. сигнал переноса и в третий разр д отсутствует, хот триггер пам ти второго разр да может находитьс в это врем в состо нии «единица. Логический пуль будет и на выходе схемы И - НЕ 3 второго разр да, поэтому с приходом импульса счета схема И - НЕ 4 не сработает, не сработает и схема И - НЕ 5 из-за отсутстви сигнала переноса.

При наличии сигнала переноса каждый разр д счетчика работает как счетный триггер. Наличие или отсутствие сигнала переноса на выходе схемы Н - НЕ 7 запоминаетс па врем действи тактирующего импульса, что исключает повторное срабатывание триггеров в течение одного и того же импульса счета. Сигнал переноса на выходе схемы Н - НЕ 7 данного разр да равен сумме сигналов переноса из предыдущих младших разр дов и сигпала состо ни триггера пам ти данного разр да . Процесс суммировани выполн ют схемы И - НЕ 6 и 7. Срабатывание третьего разр да происходит лишь при наличии сигнала переноса на схеме И - НЕ 7 второго разр да , что указывает на то, что во втором разр де записана единица и имеетс сигнал переноса на выходе схемы И - НЕ 7 первого разр да, т. е. что и в первом разр де записана единица. Таким образом, с приходом импульса счета триггеры во всех трех разр дах измен т свое состо ние. Срабатывание п-го разр да осуществл етс лишь при наличии сигнала переноса с выхода схемы И - НЕ 7 (п- 1)-го разр да счетчика, что указывает па то, что в 1, 2, ..., (п-1) разр де наход тс единицы.

В режиме вычитани срабатывание п-го разр да осушествл етс лишь при наличии

сигнала заема с выхода схемы И - НЕ 8 (п-1)-го разр да счетчика, что указывает на то, что в 1, 2, ..., ( -1) разр дах триггеры пам ти наход тс в состо нии «нуль.

Наличие или отсутствие сигнала заема на выходах схем И - НЕ 8 запоминаетс на врем действи тактирующего импульса, что исключает повторное срабатывание триггеров в течение одного и того же импульса счета. ТаКИМ образом, работа схемы в режиме вычитани аналогична работе схемы в режиме суммировани .

Предмет изобретени

Реверсивный счетчик на элементах И-НЕ, каждый разр д которого выполнен на триггере пам ти, двух коммутационных триггерах и

двух схемах И - НЕ, причем единичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, нулевой выход которого соединен с единичным входом триггера пам ти, а единичный

выход первого коммутационного триггера - с нулевым входом второго коммутационного триггера и со входом первой схемы И - НЕ, нулевой выход второго коммутационного триггера соединен со входом второй схемы И-

НЕ, а единичный выход второго коммутационного триггера соединен с нулевыми входами триггера пам ти и первого коммутационного триггера и со входом первой схемы И-НЕ, шипа разрешени сложени соединена со

входом первой схемы И - НЕ, шипа разрешени вычитани соединена со входом второй схемы И - НЕ, а шина импульса счета соединена с нулевым входом первого коммутационного триггера и с единичным входом второго коммутационного триггера, выход первой схемы И - НЕ соединен с нулевым входом первого коммутационного триггера последующего разр да, выход второй схемы И - НЕ соединен с пулевым входом первого и с едипичным входом второго коммутационных триггеров последующего разр да, отличающ и и с тем, что, с целью упрощени устройства , выход первой схемы И - НЕ соединен с единичным входом, первого коммутацп01ШОГО триггера последующего разр да, а выход второй схемы И - НЕ соединен с нулевым входом второго коммутационного триггера последующего разр да.

3 разр

2 ОУЗР.Ч

позг.ад

а-,реше/ 1/е Sbwumcf i/fl