SU484643A1 - Распределитель импульсов - Google Patents
Распределитель импульсовInfo
- Publication number
- SU484643A1 SU484643A1 SU1953418A SU1953418A SU484643A1 SU 484643 A1 SU484643 A1 SU 484643A1 SU 1953418 A SU1953418 A SU 1953418A SU 1953418 A SU1953418 A SU 1953418A SU 484643 A1 SU484643 A1 SU 484643A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- elements
- control circuit
- input
- trigger
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к области вычислительной техники.
Известен распределитель имнульсов, выполненный на логических элементах «ИЛИ-НЕ/ И-НЕ, содержащий триггеры с раздельными входами и схемы управлени , в котором единичный выход триггера t-ro разр да соединен с элементом схемы управлени нулевым входом триггера (i-1)-го разр да (исключение составл ет св зь единичного выхода триггера 1-го разр да с элементом схемы управлени единичным входом триггера последнего разр да и св зь нулевого выхода триггера 1-го разр да с элементом схемы управлени нулевым входом триггера последнего разр да ).
Недостатками известного распределител импульсов вл етс то, что число каналов в Нем должно быть всегда кратно четырем. Кроме того, наблюдаетс недостаточное быстродействие в однотактном режиме.
Целью изобретени вл етс расширение функциональных возможностей распределител импульсов и повышение его быстродействи .
Это достигаетс тем, что выход первого логического элемента «ИЛИ-НЕ/И-НЕ схемы управлени 1-го канала соединен с нулевым входом триггера i-ro разр да, с единичным .входом которого соединен выход первого
элемента схемы управлени А-го канала (,
+i - при четном числе п
2, ч и k
«+1
/г-f 1
t,
+ 1 , 2, 2
при нечетном числе п каналов). Нулевой выход триггера I-ro разр да соединен со входом второго логического элемента «ИЛИ-НЕ/ И-НЕ схемы управлени г-го канала, со входом первого элемента схемы управлени следующего канала и со входами обоих элементов схемы управлени (k-1)-го канала. Единичный выход триггера i-ro разр да соединен со входом второго элемента схемы управлени k-To канала, со входом первого элемента следующей схемы управлени и со входами обоих элементов схемы управлени (t-1)-го канала. Нулевой выход триггера 1-го разр да соединен со входами обоих элементов схемы управлени нулевым входом триггера последнего разр да, а единичный выход триггера 1-го разр да соединен с обоими эле.ментами схемы управлени единичным
входом триггера последнего разр да, единичный выход которого соединен со входом первого элемента схемы управлени 1-го канала. Выход первого элемента каждой схемы управлени канала соединен со входом второго элемента этой же схемы управлени и со в.ходом
первого элемента схемы управлени следующего канала. Вход первого элемента каждой схемы управлени соединен с выходом второго элемента этой же схемы управлени и шиной тактировани . Выход второго элемента последней схемы управлени соединен со входом первого элемента схемы управлени 1-го канала.
На чертеже в качестве примера приведена схема распределител импульсов на шесть каналов , выполненного на потенциальных логических элементах «ИЛИ-НЕ.
.Элементы 1-6 образуют элементы пам ти триггеров 7-9. Элементы 10-21 образуют схемы управлени каналами (элементы 10 и
11образуют схему управлени 1-го канала, элементы 12 и 13 - схему управлени 2-го канала и т. д.). Из выходных шин 22-33 устройства шины 23, 25, 27, 29, 31 и 33 используютс дл получени импульсных сигналов, шины 22, 24, 26, 28, 30 и 32 - дл получени инверсных сигналов. Выходы элементов 10, 12 и 14 - первых элементов схем управлени 1-го, 2-го и З-го каналов - соединены с нулевыми входами соответственно 7-го, 8-го и 9-го триггеров (триггеров 1-го, 2-го и 3-го разр дов ) - элементов 1, 3 и 5. Выходы элементов 16, 18 и 20 - первых элементов схем управлени 4-го, 5-го и 6-го каналов - соединены с единичными входами соответственно 7-го, 8-го и 9-го триггеров - элементов 2, 4 и 6. Нулевые выходы триггеров 7, 8 и 9 соединены соответственно с элементами 11, 13 и 15 - вторыми элементами схем управлени 1-го, 2-го и 3-го каналов, и с элементами 12, 14 и 16 - первыми элементами соответственно следуюш ,их схем управлени . Нулевой выход триггера 8 соединен с элементами 16 и 17 - элементами схемы управлени , предшествуюш,ей схеме управлени единичным входом триггера 8, аналогично нулевой выход триггера 9 соединен с элементами 18 и 19. Единичные выходы триггеров 7, 8 и 9 соединены соответственно с элементами 17, 19 и 21 - вторыми элементами схем управлени 4-го, 5-го и 6-го каналов и с элементами 18, 20 и 10 - первыми элементами следующих схем управлени . Единичный выход триггера 8 соединен с элементами 10 и 11 - элементами схемы управлени , предшествующей схеме управлени нулевым входом триггера 8, аналогично, единичный выход триггера 9 соединен с элементами
12и 13. Нулевой выход триггера 7 соединен с элементами 14 и 15 - элементами схемы управлени нулевым входом триггера последнего разр да, аналогично, единичный выход триггера 7 соединен с элементами 20 и 21. Выход элемента 10 соединен с элементами 11 и .12, выход элемента 12 - с элементами 13 и 14, выход элемента 14 - с элементами 15 и 16, выход элемента 16 с элементами 17 и 18, выход элемента 18 с элементами 19 и 20, и выход элемента 20 с элементом 21. Входы элементов 10, 12, 14, 16, 18 и 20 соединены с шиной тактировани 34 и с выходами элементов.
соответственно 11, 13, 15, 7, 19 и 21. Вход элемента 10 (клемма 35) соединен с выходом элемента 21 (клемма 36) при не кольцевом режиме. В кольцевом режиме при четном числе п каналов клемма 35 соединена с клеммой 37, при нечетном числе п на клемму 35 подаетс потенциал, соответствующий логическому нулю.
Работа распределител импульсов осуществл етс следующим образом.
В начальный момент триггер 7 устанавливаетс в состо ние «1 (выход элемента 2 равен «1). Остальные триггеры наход тс в состо нии «О (выход элементов 4 и 6 равен «О). Поскольку в начальный момент входной сигнал, подаваемый на клемму 34, отсутствует , т. е. равен «О, и, учитыва начальное состо ние триггеров, на выходе элемента 10 имеетс «1, а на выходе элементов М-21 - «О. С приходом входного сигнала на выходе элемента 10 по вл етс «О, вследствие чего на выходе элемента 11-«1. По окончании действи входного сигнала на выходе элемента 10 сохран етс «О за счет «1, подаваемой с выхода элемента И, поэтому на выходе элемента 12 по вл етс «1, котора устанавливает триггер 8 в состо ние «1, вследствие чего на выходе элемента 11 по вл етс «О. На выходе элемента 10 сохран етс «О, потому что на его вход с выхода элемента 4 «1 подаетс раньше, чем изменение значени выхода элемента 11. Аналогично распредел етс второй входной сигнал. С приходом третьего
в общем случаего j входного сигнала «1
исчезает на выходе элемента 14 и по вл етс на выходе элемента 15. Все триггеры наход тс в состо нии «1. По окончании третьего входного сигнала на выходе элемента 16 по вл етс «1, котора переводит триггер 7 в состо ние «О, после чего на выходе элемента 15 по вл етс «О. Аналогично распредел ютс четвертый, п тый и шестой входные сигналы .
Предмет изобретени
Распределитель импульсов, выполненный на потенциальных элементах «ИЛИ-НЕ/И- НЕ, содержащий триггеры с раздельными входами и схемы управлени каналами, отличающийс тем, что, с целью расширени функциональных возможностей и увеличени быстродействи , выход первого логического элемента «ИЛИ-НЕ/И-НЕ схемы управлени t-ro канала соединен с нулевым входом триггера i-ro разр да, с единичным входом которого соединен выход первого элемента схемы управлени k-то канала (, 2,
..., -- и - при четном числе п кал +1 , п
1 и k-налов; i 1, и.
+i - при
22
нечетном числе п каналов), нулевой выход триггера t-ro разр да соединен со входом второго логического элемента «ИЛИ-НЕ/И- НЕ схемы управлени i-ro канала, со входом первого элемента схемы управлени следующего канала и со входами обоих элементов схемы управлени (k-1)-го канала, единичный выход триггера i-ro разр да соединен со входом второго элемента схемы управлени k-To канала, со входом первого элемента следующей схемы управлени и со входами обоих элементов схемы управлени ()-го канала , нулевой выход триггера 1-го разр да соединен со входами обоих элементов схемы управлени нулевым входом триггера последнего разр да, а единичный выход трИГгера 1-го разр да соединен с обоими элементами
схемы управлени единичным входом триггера последнего разр да, единичный выход которого соединен со входом первого элемента схемы управлени 1-го канала, выход первого
элемента каждой схемы управлени канала соединен со входом второго элемента этой же схемы управлени и со входом первого элемента схемы управлени следующего канала, вход тгервого элемента каждой схемы управлени соединен с выходом второго элемента этой же схемы управлени и с шиной тактировани , выход второго элемента последней схемы управлени соединен со входом первого элемента схемы управлени 1-го канала.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1953418A SU484643A1 (ru) | 1973-07-20 | 1973-07-20 | Распределитель импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1953418A SU484643A1 (ru) | 1973-07-20 | 1973-07-20 | Распределитель импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU484643A1 true SU484643A1 (ru) | 1975-09-15 |
Family
ID=20562802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1953418A SU484643A1 (ru) | 1973-07-20 | 1973-07-20 | Распределитель импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU484643A1 (ru) |
-
1973
- 1973-07-20 SU SU1953418A patent/SU484643A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3395400A (en) | Serial to parallel data converter | |
US4445215A (en) | Programmable frequency ratio synchronous parallel-to-serial data converter | |
US3125691A (en) | Pulse strecher employing alternately actuated monostable circuits feeding combining circuit to effect streching | |
SU484643A1 (ru) | Распределитель импульсов | |
GB1363707A (en) | Synchronous buffer unit | |
US4400692A (en) | Method for periodic digital to analog conversion | |
US4691331A (en) | Self-correcting frequency dividers | |
SU526080A1 (ru) | Многофазный делитель числа импульсов | |
SU511722A1 (ru) | Распределитель импульсов | |
US3517211A (en) | Frequency divider circuit | |
SU528703A1 (ru) | Распределитель импульсов | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
SU466508A1 (ru) | Устройство дл сравнени двоичных чисел | |
US3185859A (en) | Delayed-response signal transfer circuit | |
SU374586A1 (ru) | Генератор рекуррентной последовательности с самоконтролем | |
SU610301A1 (ru) | Распределитель импульсов | |
SU410555A1 (ru) | ||
SU1363460A1 (ru) | Устройство дл аналого-цифрового преобразоввани | |
SU763891A1 (ru) | Устройство дл сравнени чисел | |
SU560222A1 (ru) | Устройство дл преобразовани двоичного кода в код гре и обратно | |
SU1644146A1 (ru) | Устройство дл контрол последовательного двоичного кода | |
SU374643A1 (ru) | Реверсивный десятичный счетчик | |
SU390661A1 (ru) | Электронное устройство для расширения временных интервалов | |
SU478429A1 (ru) | Устройство синхронизации | |
SU470922A1 (ru) | Устройство дл счета импульсов |