SU1257819A1

SU1257819A1 - Устройство задержки

Info

Publication number: SU1257819A1
Application number: SU853848899A
Authority: SU
Inventors: Николай Николаевич Макаров; Михаил Яковлевич Эйнгорин
Priority date: 1985-01-23
Filing date: 1985-01-23
Publication date: 1986-09-15

Abstract

Изобретение относитс к импульсной и цифровой вычислительной технике и может быть использовано в устройствах регулируемой временной задержки дискретной информации. Цель изобретени - расширение области применени устройства. Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство 3 и группу элементов И 6. Введение D -триггера 4 и элемента : ИСКЛОЧАЩЕЕ ИЛИ 5 обеспечивает возможность задержки импульсов произвольной длительности и регулировку длительности задержки пр мым или дополнительным двоичным кодом. 3 ил. 9 (Л 11 Ю сл 00 со

Description

1

Изобретение относитс к импульсной и цифровой вычислительной технике и может использоватьс в устройствах регулируемой временной задержки дискретной информации.

Целью изобретени вл етс расширение области применени за счет обеспечени возможности задержки импульсов произвольной длительности и регулировки длительности задержки пр мым или дополнительным двоичным кодом.

На фиг.1 приведена принципиальна схема устройства задержки; на фиг.2 и 3 - временные диаграммы ег работы.

Устройство содержит счетчик 1, сумматор 2, оперативное запоминающее устройство (ОЗУ) 3, D -триггер 4, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, груп пу элементов И 6, информационньш вход 7, управл ющие входы 8, дополнительный управл ющий вход 9, такт вый вход 10, выход 11, тактовые вы ходы 12.

Вход 7 устройства соединен с информационным входом ПЯУ 3,а упрал ющие входы 8 через группу элементов И 6 и через сумматор 2-е адресными входами ОЗУ 3, выход кото- рого через триггер 4 соединен с выходом 11 устройства задержки. Упрал ющий вход 9 устройства соединен через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 со вторыми входами элементов И 6, а тактовый вход 10 соединен со счетным входом счетчика 1. Выход перво разр да счетчика 1 соединен с вторым входом элемента 5, выходы вторго по дев тый разр д - с входами второго слагаемого сумматора 2, ед ничный импульсньй выход С первого разр да счетчика - с входом записи ОЗУ 3, а нулевой импульсный выход этого же разр да - с синхровходом триггера 4. Все выходы счетчика 1 вл ютс также тактовыми выходами 12 устройства.

На вход 10 устройства поступает тактовый сигнал в виде последова- тельности импульсов с периодом Т ,на вход 8 - параллельный двоичный 8-разр дный код управлени длительностью задержки, а на вход 9 - сигналы логического О или 1, уста навливающий режим работы устройств

Устройство работает следующим образом.

5

0

0 5 0 5

0 5

При включении устройства состо ние счетчика -1 измен етс по заднему фронту каждого тактового импульса, поступающего на его счетный вход. Предварительных установок при включении устройство не требует. На потенциальных выходах Q ...Q счетчика формируетс измен ющийс во времени двоичный код А. На временной диаграмме (фиг.2) показаны сигналы с трех первых разр дов счетчика и импульсные сигналы С т С с выходов первого разр да счетчика. Импульсный сигнал С по вл етс перед тем, как первый разр д счетчика изменит свое состо ние с единицы на ноль, а импульсный сигнал Со перед тем, как первый разр д с етчика изменит свое состо ние с нул на единицу . Сигналы С и Со имеют длитель- ность, равную длительности тактового импульса. Счетчик может быть построен по любой из известных схем на триггерах с налич1.ем импульсных выходов сигналов первого разр да. I

Устройство имеет два режима работы .

Режим управлени длительностью задержки пр мым двоичным кодом устанавливаетс подачей на вход 9 сигнала логический О. Такт работы устройства осуществл етс в два подтакта, один из которых используетс дл считывани информации из ОЗУ, другой дл записи. В. первом подтакте первый разр д счетчика 1 находитс в нулевом состо нии, при этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ поддерживаетс также нулевой сигнал, запрещающий поступление двоичного кода с входов 8 на сумматор 2. Код со счетчика 1 проходит через сумматор 2 без изменений. В первом подтакте формируетс импульсный сигнал С , который осуществл ет, считывание информаци из чейки с адресом А в триггер 4, где А - значение кода счетчика 1. Во втором подтакте первый разр д счетчика 1 находитс в единичном состо нии, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаетс единичный сигнал, разрешающий поступление управл ющего кода В с входов 8 На сумматор 2. На выходе сумматора формируетс код А + Б, который поступает на адресные входы ОЗУ. Импульсный сигнал ,

1

формируемый во втором подтакте.

что соответствует его умно 2 . При поступлении на вхо

осуществл ет запись входного сигнал чейку с адресом А + В. Таким образом информаци , записанна в А такте в чейку с адресом А + В, будет считана в А+В такте,т.е.с задерж-: кой на В тактов. При длительности такта Т, равной 21, величина задержки равна Т В, т.е. пр мо пропорциональна пр мому значению кода В. При поступлении на вход 7 устройства двоичного последовательного кода младшими разр дами вперед с частотой смены разр дов, равной /т устройство за держки осуществл ет умножение кода на 2 .На временной диаграмме (фиг.2) дан пример сдвига входного последовательного кода на 4 такта, жеПИЮ на

устройства импульсных сигналов про - извольной длительности, большей чем Т, произойдет запись входного сигнала в f чеек с адресами от А + В до А + В + (1-1), где f - целое число периодов Т, содержащихс в длительности входного сигнала. Считывание с ОЗУ записанной информации будет происходить в течение Е тактов, при этом на выходе ОЗУ по витс сери из f импульсных сигналов , которые записываютс сигналом СО в триггер 4 и запоминаютс . На выходе устройства будет задержанный на В тактов входной сигнал с длительностью, близкой к выходному и равной Е-Т. На фиг.З приведены временные диаграммы сигналов дл данного случа .

Режим управлени длительностью задержки дополнительным двоичным кодом устанавливаетс подачей на вход 9 устройства сигнала логическа 1. В первом подтакте на выходе элемента ИСКЛОЧАЮЩЕЕ ИЛИ 5 устанавливаетс единичный сигнал, а на адресные входы ОЗУ поступает код А+В. Импульсный сигнал С считывает информацию из чейки с адресом А+В. Во втором подтакте на выходе элемента ИСК.ГПОЧАЮЩЕЕ Шт устанавливаетс нулевой сигнал, так как на обоих его входах присутствуют единичные сигналы. На адресные входы ОЗУ поступает код А со счетчика 1 , а запись в ОЗУ произ- водитс по адресу А. Таким образом, в такте А из ОЗУ будет считыватьс информаци , записанна в А + В такте

10

5

0

5

0

5

равной --в предшествующем циклу работы устройства . Цикл работы устройства задержки определ етс временем заполнени счетчика 1 и равен 2 тактам , где к- разр дность кода уп- равнени В. Длительность задержки в этом режиме равна Т(2 -В), т.е. пр мо пропорциональна дополнительному значению кода В. При поступлении на вход 7 устройства двоичного последовательного кода младшими разр дами вперед с частотой смены разр дов,

1

, в следующем цикле с выхода; устройства будет сниматьс код, сдвинутый в сторону младших разр дов на В тактов, что соответствует его делению на 2 . При поступлении на вход устройства 1-1мпульсного сиг- нала произвольной длительности,большей чем Т, на выходе сформируетс задержанный на Т ( В) импульс, длительность которого будет -близка к длительности входного импульса.

Устройство может вьшолн тьс многоканальным , при этом счетчик 1 вл етс общим дл всех каналов, а его выходные сигналы, поступакщие на: выход 12 устройства, могут использоватьс дл тактировани других устройств , совместно с которыми работает предлагаемое устройство. При наличии центрального синхронизирующего устройства, формирующего последовательности тактирующих сигналов в соответствии с временной диаграммой (фиг.2), счетчик I из состава устройства может быть исключен.

5

Claims

40 Формула изобретени

Устройство задержки, содержащее счетчик, соед иненный входом с тактовым входом устройства, оперативное запоминающее устройство, соединенное информационным входом с входом уст - ройства, сумматор и группу элементов И, соединенных первыми входами с управл ющими входами устройства, а выходами через сумматор с адресными входами оперативного запоминающего устройства, отличающеес тем, что, с целью расширени области применени за счет обеспечени возможности задержки импульсов произвольной длительности и регулировки величины задержки пр мым или дополнительным двоичным

кодов, в него введены D -триггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, соединенный выходом с вторыми входами элементов И группы, первым входом с дополнительным управл ющим входом устройства , а вторым входом с выходом первого разр да счетчика, выходы остальных разр дов которого подключены к входам второго слагаемого

I I f I I I I I I I I I I I I I I r I I I I I I I I I I I I I I I J -3

nnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnnn gg g

т

I I I I I I I I I I I I

щи

I 11 I I j I 1 I (( I I I I |У( I In In In InJri in InJn nlc/

MM I inlftinJnJjilnjnirL

578196

сумматора, причем единичный им- пульсньш выход первого разр да счетчика соединен с зходом записи оперативного запоминающего устройства, нулевой импульсный выход счетчика - с синхровходом D-триггера, а выход оперативного запоминающего устройства через D -триггер - с вькодом устройства.

I I r I I I I I I I I I I I I I I I J

nnnnnnnnnnnnnnnnnn g

I I I I I I I I I I I I

щи

I 11 I I j I 1 I (( I I I I |У( I In In In InJri in InJn nlc/

I I

4fl

4П

If, I 11 f Г ) I 1 I Т

I I I и 11 I 11 I I h 111111 I I

444W

I 1

m

ce

сигнал

t

мЗнои IctoHOji e)

Т

11 I I

йД

Фаг.З

Составитель А.Титов Редактор Н.Горват Техред И. Верес Корректор Л.Патай

Заказ 5039/56 Тираж 816 . Подписное ВНЮШИ Государственного комитета СССР.

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород.ул.Проектна ,4