SU1247878A1 - Устройство дл контрол и управлени структурой вычислительного комплекса - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано при построении отказоустойчивых вычислительных комплексов повышенной надежности . Целью изобретени   вл етс  уменьшение времени контрол  вычислительного комплекса в регламентном режиме за счет исключени  проверок неисправных структур и уменьшение времени восстановлени  работоспособной структуры вычислительного комплекс за счет переключени  на каждом шаге восстановлени  максимально допустимого числа его функциональных блоков. Устройство обеспечивает проверку работоспособности всех структур вычислительного комплекса в регламент юм и рабочем режимах. Причем в регламентном режиме проводитс  проверка всех структур с запоминанием номеров структур, содержащих неисправные функциональные блоки, и исключением в следующих циклах проверкиьструктур, содержащих неисправные функциональные блоки. Из регламентного режима в рабочий устройство переводитс  авто- матически, где в качестве начальной структуры вычислительного комплекса выбираетс  последн   из проверенных и работоспособных структур, вы вленна  в регламентном режиме, и если в рабочем режиме возникает отказ, то поиск новой работоспособной структуры осуществл етс  путем переключени  максимального числа функциональных блоков структуры, что позвол ет в минимальное врем  осуществить переход на работоспособную структуру. Устройство содержит блок управлени  поиском неисправного блока, блок управлени  св з ми, блок переключателей питани , мультиплексор, блок задани  режимов и индикации, селектор, счетчик структур, счетчик шагов, блок синхронизации, дешифратор номеров неисправных блоков, дешифратор шагов, триггер неисправности, два триггера управлени , триггеров номеров неисправных блоков, коммутатор , дев ть элементов И, восемь элементов ИЛИ, элемент НЕ. 2 з.п. ф-лы, 8 ил. g (Л ю 4 00 00

Description

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано при построении отказоустойчивых вычислительных комплексов повышенной надежности .

Цель изобретени  - уменьшение времени контрол  вычислительного комплекса в регламентном режиме за счет исключени  проверок неисправных структур и уменьшение времени восстановлени  работоспособной структуры вычислительного комплекса за счет переключени  на каждом шаге восстановлени  максимально допустимого числа его функциональных блоков.

На фиг. 1 представлена блок-схема устройства дл  контрол  и управлени  структурой вычислительного комплек- са; на фиг.. 2 - блок-схема блока управлени  поиском неисправного блока на фиг. 3 - блок-схема селектора н а фиг. 4 - функциональна  схема блока управлени  св з ми; на фиг.5 - то же,блока синхронизации; на фиг.6 - то же, блока переключателей питани  , на фиг. 7 - то же, блока задани  режимов и индикации; на фиг. 8 и 9 представлены алгоритмы работы устройства .

Устройство содержит блок 1 управлени  поиском неисправного блока, блок 2 управлени  св з ми, блок 3 переключателей питани , мультиплексор 4, блок 5 задани  режимов и индикации , селектор 6, счетчик 7 структур , счетчик 8 шагов, блок 9 синхронизации , дешифратор 10 номеров не-- исправных блоков, дешифратор 11 шагов , триггер 12 неисправности, первый и второй триггеры 13 и 14 управлени , блок 15.1-15.N триггеров, номеров неисправных блоков, коммутатор 16, первый - дев тьш 17-25 элементы И, первый - восьмой 26-33 элементы ИЛИ, элемент НЕ 34, вход 35 готовности устройства, группа выходов управлени  блоками питани  36.

Блок управлени  поиском неисправного блока содержит блок 37 пам ти, буферный регистр 38, коммутатор 39.

Селектор содержит счетчик 40, генератор 41 импульсов, первый 42 и второй 43 триггеры, первый 44 и второй 45 элементы И, элемент 46 ИЛИ.

Блок управлени  св з ми содержит первый и второй преобразователи 47 и- 48 соответственно, буферньй ре

5

0

5

0

5

0

5

O

5

гистр 49, блок 50 элементов И, элемент И 5 1 ..

Блок синхронизации содержит генератор 52 импульсов высокой частоты, генератор 53 импульсов низкой ч асто- ты, первый и второй элементы И 54 и 55 соответственно, элемент ИЛИ 56.

Блок переключателей питани  со- д ержит: буферный регистр 57, блок 58 элементов ИЛИ, первьй - М-й элементы ИЛИ 59.1-59.М, первый.- М-й усилители 60.1-60.М, первое - М исполнительное реле Р 61.1-61.М, но.рмаль- но разомкнутые контакты X 61.1 - X 61.М исполнительных реле Р 61.1 - 61,М.

Блок задани  режимов и индикации содержит блок 62 светодиодов 62.1 - 62.М+П триггер 63 индикации, кнопку 64 сброса, тумблер 65 вида работы, тумблер 66 режима работы.

Первый выход установки режимов блока 5 задани  ре.жимов и индикации соединен с вторым управл ющим входом блока 2 управлени  св з ми. Первый информационный выход блока 2 управлени  св з ми соединен с информационным входом счетчика 7 структур. Второй информационный выход блока 2 управлени  св з ми соединен с информационным входом блока 3 переключателей питаний. Управл ющие выходы блока 3 переключателей питани  образуют группу управл ющих выходов 36 устройства, а -также соединены с первым информационным входом блока 2 управлени  св з ми. Выходы дешифратора 10 номеров неисправных блоков соединены с S-входами соответствующих триггеров 15.1-15.N, Выход начальной установки блока 5 задани  режимов и индикации соединен с R- входом счетчика 7 структур и R-входа- ми группы триггеров 15.1-15iN номеров неисправных блоков с первым входом четвертого элемента ИЛИ 29, с первым входом п того элемента ИЛИ 30 и с первым входом третьего элемента ИЛИ 28. Второй выход установки режимов блока 5 задани  режимов и индикации соединен с первым входом четвертого и п того элементов И 20, 21 соответственно с вторыми входами первого, второго и восьмого элемей- тов И 17, 18 и 24 соответственно, и через элемент НЕ 34 с вторыми входами третьего элемента И 19 и восьмого элемента ИЛИ 33, Выход управлени 

3

синхронизацией блока установки режимов и индикации соединен с первым управл ющим входом блока 9 синхронизации . Выход счетчика 8 шагов соединен со входом дешифратора 11 шагов , первый выход которого соединен с первым управл ющим входом блока 2 управлени  св з ми, второй - с первым входом селектора 6, и с S-входом первого триггера 13 управлени , а третий - с первым входом первого элемента И 17, со вторым входом п того элемента И 21 с вторым входом третьего элемента ИЛИ 28 и с первым входом дев того элемента И 25. Выход первого элемента И 17 соединен с первым входом первого элемента: ИЛИ 26 и с вторым входом седьмого элемента ИЛИ 32. Вход .35 готовности устройства соединен с вторым входом селектора 6. Первьш выход селектора 6 соединен с первым входом второго элемента И 18, с первым входом третьего элемента И 19, с S-входом триггера 12 неисправности и третьим управл ющи. входом блока 1 управлени  поиском неисправного блока. Второй выход селектора 6 соединен с первым входом второго элемента ИЛИ 27. Выход второго элемента И 18 соединен с вторым входом первого элемента ИЛИ 26. Информационный выход счетчика 7 структур соединен с вторым информационным входом коммутатора 16, с информационньтм входом блока 1 управлени  поиском неисправного блока, первым информационным входом мультиплексора 4 и входом индикации структуры блока 5 задани  режимов и индикации. Первый информационный выход блока 1 управлени  поиском неисправного блока соединен с информационным входом дешифратора 10 номеров неисправных . блоков, а второй информационный выход соединен с первым информационным входом коммутатора 16. Выход коммутатора 16 соединен с вторым информационным входом блока 2 управлени  -св з ми. Управл ющий выход блока 1 управлени  поиском неисправного блока соединен с вторым входом второго элемента ИЛИ 27,- с вторым входом четвертого элемента ИЛИ 29 управлени  индикацией блока 5 задани  режимов и индикации. Пр мой выход триггера 12 неисправности сое- динен с первым входом восьмого эле-;

А7878-4 . .

мента И 24, а инверсный выход - с вторым входом седьмого элемента И 23, с вторым входом четвертого элемента ИЛИ 20, с вторым входом дев - 5 того элемента И 25, с четв-ертым управл ющим входом блока 1 управлени  поиском неисправного блока и вторым входом управлени  индикацией блока 5 задани , режимов и индикации. Выход 10 восьмого элемента И 24 соединен с первым управл ющим входом коммутатора 16. Выход четвертого элемента И 20 соединен с первым входом восьмого элемента ИЛИ 33. Выход восьмого t5 (Элемента ИЛИ 33 .соединен с вторым управл ющим входом коммутатора 16. Выход третьего элемента ИЛИ 28 соединен с R-входом триггера 12 неисправности . Выход первого элемента 20 ИЛИ 26 соединен с четвертым входом четвертого элемента ИЛИ 29. Выход .второго элемента ИЛИ 27 соедин ем с R-входом первого триггера 13 управлени , пр мой выход которого соеди- 25 нен с первым входом шестого элемента И 28 . Выход шестого элемента И 22 соединен со счетным входом счет-- чика 8 шагов, R-вход которого соединен с выходом четвертого элемен-

0 та ИЛИ 29. Выход дев того элемента И 25 соединен с управл кщим входом дешифратора 10 номеров неисправных блоков. Пр мые выходы блока триггеров 15.1-15.N соединены с вто5 рым информационным входом мультиплексора 4 и с входом индикации номеров неисправных структур блока 5 задани  режимов и индикации S-вход второго триггера 14 управлени  сое0 динен с выходом п того элемента ИЛИ . 30, а вход с выходом щестого элемента ИЛИ 31. Пр мой выход второго триггера 14 управлени  соединен со вторым входом блока синхронизации 9,

5 выход которого соединен со вторым

входом шестого элемента И 22, с первым входом седьмого элемента И 23 и управл ющим входом мультиплексора . Выход переполнени  счетчика 7

0 структур соединен со счетным входом счетчика 7 структур, со вторым управл ющим входом блока 1 управлени  поиском неисправного блока, с третьим входом четвертого элемента ИЛИ

5 29, с управл ющим входом блока 3

переключени  питани  и с первым входом шестого элемента ИЛИ 21, второй вход которого соединен с выходом

п того элемента И 21. Выход мультиплексора 4 соединен с четвертым входом четвертого элемента ИГШ 29 и с первым входом седьмого элемента ИЛИ 32, выход которого соединен со счет нькл входом счетчика 7 структур.Выход седьмого элемента И 23 соединен с п тым управл ющим входом блока 1 управлени  поиском неисправного бло- ка. Выход третьего элемента И 19 соединен со вторым входом п того элемента ИЛИ 30.

Информационный вход блока 1 уп-. равлени  поиском неисправного блока соединен с первым информационным

входом коммутатора 39. Первьш - третий управл ющие входы блока 1 управлени  поиском неисправного блока соединены с управл ющим входом коммутатора 39, входом разрешени  считывани  информации блока 37 пам ти и входом синхронизации буферного регистра 38 соответственно. Выход коммутатора 39 соединен с адресным входом блока 37 пам ти. Информационный выход блока 37 пам ти соединен с информационным входом буферного регистра 38. Первый выход буферного регистра 38 соединен с вторым инфор- мационным входом коммутатора 39. Второй и третий выходы буферного регистра 38 соединены с вторым и первым информационными выходами блока 1 управлени  поиском неисправного блока соответственно. Выход пол  метки блока 38 пам ти соединен с управл ющим выходом блока 1 управлени  поиском- неисправного блока. Четвертый и п тьй управл ющие входы блока управлени  поиском неисправного блока соединены с R-входом регистра 38 и входом стар ;Шего разр да шины адреса блока 37 пам ти соответственно.

Первый вход селектора 6 соединен с S-входом первого триггера 42. Единичный выход первого триггера 42 соединен с входом генератора 41 импульсов . Второй вход селектора 6 соедине с S-входом второго триггера 43. Пр - мой выход fToporo триггера 43 соединен с вторыми входами первого и второго элeмeнtoв И 44 и 45 соответственно .

Выход генератора 41 соединен со счетным входом счетчика 40. Выход переполнени  .счетчика 40 соединен с первыми входами первого и второго

элементов И .44 и 45. Выход первого элемента И 44 соединен с первым выходом селектора 6 и первым входом элемента ИЛИ 46. Выход второго элемента И 45 соединен с вторым выходом селектора 6 и вторым входом элемента ИЛИ 46. Выход элемента ИЛИ 46 соединен с R-входами счетчика 40 и первого и второго триггеров 42 и 43 соответственно .

Блок 1 управлени  поиском неисправного блока предназначен дл  реализации оптимального алгоритма поиска работоспособной структуры вычислительного комплекса как в регламентном режиме, так и в рабочем режиме. Блок 2 управлени  св з ми предназначен дл  преобразовани  кодов структур вычислительного комплекса с целью определени  номеров устройств питани  тех блоков вычислительного комплекса, которые образуют его .выбранную структуру. Блок 3 переключател  питани  предназначен дл  организации цепей питани  выбранной структуры вычислительного комплекса.

Мультиплексор 4 предназначен дл  формировани  импульсов счета счетчика 6 структур при выборе неработоспособной структуры вычислительного комплекса.

Блок 5 управлени  режимами и индикации предназначены дл  установлени  режимов и видов работы устройства .

Селектор 6 предназначен дл  организации временной селекции сигналов готовности работоспособных структур

вычислительного комплекса. I

Счетчик 7 ст1$уктур предназначен

дл  перебора (формировани  кодов) возможных структур вычислительного комплекса, а счетчик 8 шагов - дл  управлени  проверками работоспособности структур вычислительного комплекса в регламентном режиме.

Блок 9 синхронизации предназначен дл  организации синхронного режима работы системы.

Дешифратор 10 номеров неисправных блоков предназначен дл  формировани  сигналов управлени  группой триггеров 15.1-15.N номеров неис- нравных блоков при обнаружении неисправности .

Дешифратор 11 шагов предназначен ,цл  формировани  сигналов управлени 

.

режимов проверки выбранной структуры вычислительного комплекса.

Триггер 12 отказа предназначен дл  фиксации факта отказа при проверках работоспособности выбранных структур вычислительного комплекса.

Первый триггер 13 управлени  предназначен дл  управлени  работой счетчика 8 шагов, второй триггер 14 управлени  - дл  управлени  работой блока 9 синхронизации.

Блок 15.1-15.N триггеров номеров неисправных блоков предназначен дл  фиксации отказа первого - N-ro функциональных блоков выбранных струк- тур вычислительного комплекса при их отказах.

Коммутатор 16 предназначен дл  передачи кода структуры вычислительного комплекса в блок 2 управлени  св з ми.

Первый элемент И 17 предназначен дл  формировани  сигналов .синхронизации работы блокэ 1 управлени  поиском неисправного блока, второй элемент И 18 - дл  формировани  сигнала установки в нуль счетчика 8 шагов при возникновении отказов в работе выбранной структуры вычислительного комплекса, третий элемент И 19 - дл  формировани  сигналов установки в единицу второго триггера 14 при возникновении отказов, в работе выбранной структуры вычислительного комплекса, четвертьш эле- мент И 20 - дл  формировани  сигнала разрешени  передачи кода структуры вычислительного комплекса с выхода блока 1 управлени  поиском неисправного блока, п тый элемент И 21 - дл  формировани  сигнала установки в нуль второго триггера 14 управлени , шестой-элемент И 28 - дл  формировани  сигналов (импульсов) счета дл  работь счетчика 8 шагов, седьмой эле мент И 23 - дп  формировани  импульсов синхронизации блока 1 управлени  поиском неисправного блока, восьмой элемент И 24 - дл  формировани  сигнала разрешени  передачи кода струк- туры вычислительного комплекса в бло 2 управлени  св з ми с выхода счётчика 7 структур, дев тый элемент И 25 - дл  формировани  разрешающего с 1гнала дл  дешифратора 10 номеров неисправных блоков.

Первый элемент ИЛИ 26 предназначен дл  передачи сигнала установки

в нуль счетчика 8 шагов, второй элемент ШТИ 27 - дл  передачи сигнала установки в нуль первого триггера 13 управлени , третий элемент ИЛИ 28 дл  пере.дачи сигнала установки в нуль триггера 12 отказов, четвертый эле- мент ИЛИ 29 - дл  формировани  сигнала установки в нуль счетчика 8 шагов п тьш элемент ИЛИ 30 - дл  передачи сигнала установки в единицу второго триггера 14 управлени , седьмой элемент ИЛИ 32 предназначен дл  передачи сигналов (импульсов) счета на счетный вход счетчика 7 структур.

Восьмой элемент ИЛИ 33 предназначен дл  передачи сигнала управлени  передачей Кода структуры вычислительного комплекса с выхода блока 1 поиском неисправного блока на соответствующий вход блока 2 управлени  св 3 ЯМИ..

Элемент НЕ 34 предназн ачен дл -управлени  работой п того элемента И 2 и управлени  передачей кодов структу вычислительного комплекса с выхода блока 1 управлени  поиском неисправного блока на соответствующий вход блока 2 управлени  св з ми.

Вход 35 готовности устройства обеспечивает управление -работой селектора 6.

Группа выходов 36 блока 3 переключателей питани  обеспечивает управление подключением источников питани  функциональных блоков вычислительного комплекса.

Блок 37 пам ти блока 1 предназначен дл  хранени  кодов структур вычислительного комплекса.

Буферный регистр 38 блока 1 предназначен дл  записи и хранени  на врем  проверки работоспособности кодов провер емых структур вычислительного комплекса.

Коммутатор 39 блока 1 предназначен дл  передачи кодов адресов  чеек блока 37 пам ти с выхода буферного регистра 38 и с выхода счетчика 7 структур.

Счетчик 40 селектора 5 предназначен дл  формировани  времейного .интервала проверки работоспособности структуры вычислительного комплекса.

Генератор 41 импульсов предназначен дл  формировани  тактовых импульсов дл  работы селектора 6.

Первый триггер 42 предназначен дл  управлени  работой генератора 41 импульсов.

Второй триггер 43 предназначен дл  фиксации сигнала готовности, поступающего с соответствующего входа 39 устройства.

Первый элемент И 44 селектора 6 предназначен дл  формировани  сиг- нала нормы в работе вычислительного комплекса.

Второй элемент И 45 селектора 6 предназначен дл  формировани  сигнала отказа в работе вычислительного комплекса.

Элемент ИЛИ 46 селектора 6 пред- назначен дл  передачи сигнала установки в нуль счетчика 44, первого и второго триггеров 42 и 43 соответственно .

Устройство дл  контрол  и улрав- лени  структурой вычислительного комплекса работает следующим образом .

В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии (цепи установки в нуль и цепи питани  на фиг. 1 - 3 условно не показаны). Устройство работает в регламентном и рабочем режимах. .

В регламентном режиме с первого и второго .управл ющего выходов блока 5 поступают единичные сигналы, причем первый из них поступает в блок 2 и разрешает его функционирование . В блоке 5 нажатием кнопки формируетс  сигнал установки в нулевое состо ние, который устанавливает в нуль счетчик 7, триггеры 15.1 - 15.N, а также поступает через элемент ШШ 28 на R-вход триггера 12, через элемент ИЛИ 29 - на R-вход счетчика 8 и через элемент ШШ 30 - на вход триггера 14. Триггер 14 по этому сигналу устанавливаетс  в единицу и разрешает работу блока 9. На выходе блока 9 по вл ютс  единичные сигналы. Код 000...О с выхода счетчика 7 поступает на первый информационный вход коммутатора 16, на информационный вход блока 1 и на информационный вход мультиплексора 4. Единичньй сигнал с второго управл ющего выхода блока 5 поступает на первый управл ющий вход блока 1, через элемент НЕ 34 - на вход элемента И 19 и через элемент ИЛИ 33 на второй управл ющий вход .коммутатора 16. Кроме того, этот сигнал поступает на входы элементов И 20 и 24, 21, 17 и-18. Код номера исходной

структуры с выхода коммутатора 16 поступает на второй информационный вход блока 2. Со второго информационного выхода блока 2 код управлени  источниками питани  поступает на вход блока 3, который формирует единичные сигналы на своих соответствующих управл ющих выходах 36 и осуществл ет включение необходимых

источников питани . После установки в нуль счетчика 8 на первом выходе дешифратора 11 по вл етс  единичный сигнал, который поступает на первый управл ющий вход блока 2 и разрешает его работу. Первый импульс с выхода блока 9 поступает на пр мой вход элемента И 22 и формирует на его выходе единичный сигнал, который устанавливает код 000...01 в счетчике 8. В соответствии с единичным кодом счетчика 8 на втором выходе дешифратора 11 по витс  единичный сигнал, который поступит на первый вход селектора 6 к на S-вход триггера 13. По этому сигналу элемент И 22 будет закрыт на все врем  селекции. Селектор 6 начинает свою работу.

При исправности вычислительного комплекса выбранной структурой на

вход 35 системы поступает единичный сигнал готовности, который формирует единичный сигнал на втором выходе селектора 6. По этому сигналу через элемент ИЖ 27 происходит установка

в исходное (нулевое) состо ние триггера 13, который вновь открывает элемент R 22. По очередному импульсу с выхода блока 9 происходит увеличение на единицу содержимого счетчика

8. На третьем выходе дешифратора 11 формируетс  единичный сигнал, кото- рьш поступает на входы элементов И 17, 21-и 25, а также на вход элемента ШШ 28. На выходе элемента И 17

формируетс  единичньй сигнал, который поступает через элемент ИЛИ 26 на вход элемента ИЛИ 29 и через него на вход установки в нуль счетчика 8. Кроме того, единичньй сигнал с вьпсода элемента И 17,поступает через

элемент ИЛИ 32 на счетньй вход счетчика 7,, формиру  в нем очередной код. Единичный сигнал с выхода эле ,

мента ИЛИ 28 производит подтверждение нулевого состо ни  триггера 12 ;и проверка работоспособности вычислительного комплекса новой структу- ры выполн етс  аналогично по описанному выше алгоритму.

Если при проверке вычислительного комплекса заданной структуры обнаружен отказ, то работа системы дл  контрол  и управлени  структурой вычислительного комплекса происходит следующим образом.

На втором выходе селектора 6 формируетс  единичный сигнал, который поступает на вход элемента И 18, на S-вход триггера 12, на вход элемента И 19 и на соответствующий управл ющий вход блока 1, По этому сигналу на выходе элемента И 18 фор- мируетс  единичньй сигнал, который, поступает через элементы ИЛИ 26 и 29 на вход установки в нуль счетчика 8 и производит его сброс в исходное состо ние. Код структуры вычислительного комплекса, поступающий на информационный вход блока 1, по единичному сигналу с нулевого выхода триггера 12 через коммутатор 39 блока 1 поступает на информационньй вход блока 37 пам ти того же блока 1 Триггер 12 устанавливаетс  в единичное состо ние. Элементы И 20 и 23 открыты, а элемент И 24 закрыт. По единичному сигналу на втором управ- л ющем входе блока 1 происходит считывание кода первой команды программы поиска неисправного блока. Код команды по импульсу синхронизации, поступающему на п тый управл ющий вход блока 1, запшиетс  в регистр 38 блока 1. На управл ющий выход блока 1 поступает единичный сигнал (признак считывани  команды) с выхода пол  метки блока 37 пам ти бло- ка 1. Код адреса очередной команды с первого выхода регистра 38 блока 1 поступает на второй информационньй вход коммутатора 39. Код структуры вычислительного комплекса пос- тупает на второй информационный выход блока 1 и далее на второй информационный вход коммутатора 16. Код номера переключаемого блока структуры вычислительного комплекса поступает на первый информационный, выход блока 1 и далее на информационный вход дещифратора 10. По еди25

5

10 5 20 3D . 35 40 45 50 55 ничному сигналу с управл ющего выхода блока 1 через элемент ИЛИ 29 происходит подтверждение нулевого состо ни  счетчика 8. Через элемент ИЛИ 27 триггер 13 устанавливаетс  в ну- левое состо ние.и открывает элемент И 22. Единичньй сигнал с выхода элемента И 20 через элемент ИЛИ 33 поступает на второй управл ющий вход коммутатора 16 и разрешает запись кода структуры вычислительного комплекса в блок 2. При повторении отказа вычислительного комплекса работа устройства выполн етс  по алгоритму обнаружени  отказа в регламентном режиме.

Если отказ устранен, то по единичному сигналу с третьего выхода дешифратора 11, поступающему на второй вход элемента И 25, происходит формирование единичного сигнала на управл ющем входе дешифратора 10. В соответствии с кодом на его информационном входе устанавливаетс  в единицу один из соответствующих ыходов дешифратора 10. При этом будет установлен в единицу один из соответствующих триггеров 15.1-15.N. Код с единичных выходов триггеров 15.1 - 15.N поступает на управл ющий вход мультиплексора 4 и на соответствующий вход блока 5 дл  отсветки. Триггер 12 единичным сигналом с третьего выхода дешифратора 11 устанавливаетс  в нуль (исходное -состо ние). По импульсу синхронизации с вi Ixoдa блока 9 на выходе мультиплексора 4 формируетс  единичньй сигнал, который через элемент ИЛИ 29 производит ус- тановку в нуль счетчика 8, а также через элемент ИЛИ 32 производит установку очередного кода в счетчике 7. В том случае, если во вновь образованной структуре вычислительного комплекса присутствует неисправный блок, то на выходе мультиплексора формируетс  единичный сигнал, который производит те же изменени  в состо нии элементов пам ти системы, что и в предыдущем случае. Если в структуру вычислительного: комплекса неисправный блок не входит, то вы - , числительньй комплекс с заданной структурой провер етс  на работоспособность по полному циклу проверки . В дальнейшем работа устройства в зависимости от результата проверки

работоспособности вычислительного комплекса, продолжаетс  по одному из приведенных алгоритмов,

В рабочем режиме с второго вько- да установки режима блока 5 поступает нулевой сигнал, который открывает элемент И 19 и через элемент ИЛИ 33 поступит на второй управл ющий вход коммутатора 16, обеспечива  передачу кода структуры вычислительного комплекса с выхода блока 1.

После окончани  выполнени  регламентного режима единичньм сигналом с выхода счетчика 7 происходит обнуление регистра 38 блока 1. Код последней структуры исправного вычислительного комплекса хранитс  в блоке 3. Кроме того, по сигналу переполнени  через элемент ИЛИ 29 происходит установка в нуль счетчика 8, а -через элемент ИЛИ 31- происходит установка в нуль триггера 14, в результате чего будет блокирована работа блока 9. Код структуры вычислительного комплекса с выхода блока 3 поступает на вход блока 2 и далее на вход счетчика 7. С выхода счетчика 7 код структуры вычислительного комплекса поступает на соответствующие входы блока 1, мультиплексора 4 и блока 5. Если вычислительный комплекс при выбранной структуре окажетс  работоспособным , то после прихода сигнала готовности на вход 35 устройства и поступлени  его на второй вход селектора 6 по единичному сигналу с третьего выхода дешифратора 11 происходит подтверждение нулевого состо ни  триггера 14 и работа вычисли- . тельного ко мплекса продолжаетс .

В том случае, если в вычисли- телбном комплексе с выбранной структурой произойдет отказ, то блоком 1 осуществл етс  поиск структуры работоспособного вычислительного комплекса по алгоритму, обеспечивающему минимальное врем  восстановлени  его работоспособности. При этом значени  старших разр дов кодов адресов команд программы поиска неисправного блока структуры вы числи- тельного комплекса будут равны О„ 13 отличие от регламентного режима, когда их значени  равны 1. Минимальное врем  восстановлени  работоспособности структуры вычислительного

комплекса обеспечиваетс  в рабочем режиме коммутацией максимального числа блоков вычислительного ком- плекса.

Claims (3)

1.Устройство дл  контрол  и управлени  структурой вычислительного комплекса, содержащее блок управлени  св з ми, первый выход которого соединен с информационным выходом счетчика структур, а второй выход с информационным входом блока переключателей питани , управл ющие выходы которого соединены с соответствующими выходами управлени  блоками питани  устройства и с первым информационным выходом блока управлени  св з ми, первый управл кщий вход которого соединен с первым выходом дешифратора шагов, вход которого соединен с выходом счетчика шагов,

второй выход дешифратора шагов соединен с информационным входом селекто- ра, а третий выход - с первым входом .первого элемента И, выход которого . соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с, выходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и первьм выходом селектора, второй вь1ход и управл ющий вход которого соединены с первым входом второго элемента ИЛИ и с входом готовности устройства соответственно, выход элемента НЕ соединен с вторым входом

третьего элемента И, а вход - с первым входом четвертого элемента И, с вторым входом второго элемента И, с вторым входом первого элемента И и. с первым входом п того элемента И,

дешифратор номера неисправного блока , выходы которого соединены с S- входами группы триггеров номеров неисправных блоков, отличающеес  тем, что,, с целью уменьшени  времени контрол  вычислительного комплекса в регламентном режиме за счет исключени  проверок структур .содержащих неисправные- функциональные блоки, и уменьшени  времени

восстановлени  работоспособности вычислительного комплекса за счет переключени  максимального числа функциональных блоков оно содержит блок за

Дани  режимов и индикации, блок управлени  поиском неиспрайного блока блок синхронизации, мультиплексор, два триггера управлени , триггер неисправности, коммутатор, шестой - дев тый элементы И, третий - восьмо элементы ИЛИ, причем первый выход установки режимов блока задани  режимов и индикации соединен с вторы управл ющим входом блока управлени  св з ми, а второй выход установки режимов - с первым управл ющим входом блока управлени  поиском неисправного блока и с входом элемента НЕ, выход управлени  синхронизацие блока задани  режимов и индикации соединен с первым входом блока синхронизации , а выход начальной установки - с R-входами счетчика структ и группы триггеров номеров неисправных блоков, с первым входом третьегр элемента ИЛИ, с первым входом четвертого элемента ИЛИ, с пе.рвым входом п того элемента ИЛИ, выход метки обращени  блока управлени  поиском неисправного блока соединен с первым входом управлени  индикацией блока задани  режимов и индикации, с вторым входом четвертого элемента ИЛИ, с вторым входом второго элемента ИЛИ, выход которого соединен с R- входом первого триггера управлени , S-вход которого соединен с вторьм выходом дешифратора шагов, а пр мой выход соединен с первым входом шестого элемента И, выход которого соединен со счетным входом счетчика шагов, R-входы которого соединены с выходом четвертого элемента ИЛИ, первьш и второй информационные выхо- ды блока управлени  поиском неисправного блока соединены с информационным входом дешифратора номеров неисправных блоков и с первым инфо.р- мационным входом коммутатора соот- ветственно, выход коммутатора соединен с вторым информационным входом блока управлени  св з ми, выход переполнени  счетчика структур соединен с третьим входом четвертого элемента ИЛИ, вторым управл кнцим входом блока управлени  поиском неисправного блока, с входом синхронизации счетчика структур, с входом синхронизации блока переключателей питани , с первым входом шестого элемента ИЛИ, второй вход п того элемента И соединен с третьим выхо0

5

5 О 5

дом дешифратора шагов а выход соединен с вторым входом шестого элемента ИЛИ, выход которого соединен с входом второго триггера , лени , S-вход которого соединен с выходом п того элемента ИЛИ, а пр мой выход - с вторым входом блока синхронизации, выход которого соединен с управл ющим входом мультиплексора , с первым входом седьмого элемента И и вторым входом шестого элемента И, выход мультиплексора соединен с первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход соединен со счетным входом счетчика структур, информацион- ньй выход которого соединен с входом индикации структуры вычислительного комплекса блока задани  режимов и индикации, с информационным входом блока управлени  поиском неисправ - .ного блока, первым информационным входом мультиплексора, вторым информационным входом коммутатора, четвертый и п тьш входы четвертого элемента ИЛИ соединены с выходами первого элемента ИЛИ и мультиплексора соответственно , первый выход селектора - с третьим управл ющим входом блока управлени  поиском неисправного блока и с S-входом триггера неисправности , пр мой выход которого соедине н с первым входом восьмого элемента И, второй в:цод которого соединен с вторым выходом установки режимов блока зад-ани  режимов и индикации , а выход соединен с первым управл ющим входом коммутатора, инверсный выход триггера неисправности- соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ, а выход - с вторым управл ющим входом коммутатора , третий выход дешифратора шагов соединен с первым входом дев того элемента И, с вторым входом третьего элемента ЩШ, выход которого соединен с R-входом триггера неисправности , инверсный выход которого соединен с вторым входом седьмого элемента И, выход которого соединен с п тым управл ющим входом блока управлени  поиском неисправного блока, инверсный выход триггера неисправности соединен с вторым входом управлени  индикацией блока задани  режимов и индикации, четвертым управл ющим-входом блока управлени  поиском неисправного блока и вторым входом дев того элемента И, выход ко торого соединен с управл ющим входом дешифратора номеров неисправных блоков , выход третьего элемента И с.оеди нен с вторым входом п того элемента ИЛИ, пр мые выходы блока триггеров номеров неисправных блоков соединены с входом индикации неисправности функциональных блоков блока задани  режимов и индикации, с вторым информационным входом мультиплексора.

2, Устройство по п. 1, отличающеес  тем, что блок управлени  поиском неисправного блока содержит блок пам ти, буферный регистр , коммутатор, причем информационный вход блока управлени  поиском неисправного блока соединен с первым информационным входом коммутатора , первьй - п тьй управл ющие входы соединены с управл ющим входом коммутатора, входом разрешени  считывани  информации из блока пам ти , входом синхронизации буферного регистра, R-входом буферного регистра входом старшего разр да адресной шины блока пам ти соответственно , адресный вход блока пам ти соединен с выходом коммутатора, -выход пол  метки блока пам ти соединен с

s О 5

0

5

0

выходом метки обращени  к блоку управлени  поиском неисправного блока, а информационный выход соединен с информационным входом буферного регистра , первый выход которого соединен с вторым информационным входом коммутатора, второй и третий выходы соединены с первым и вторым информационными выходами блока управлени  поиском неисправного блока соответственно .

3. Устройство по п. 1, отличающеес  тем, что селектор содержит два триггера, генератор импульсов , счетчик, два элемента И, элемент ИЛИ, причем S-входы первого и второго триггеров соединены с первым и вторым входом селектора соответственно , пр мой выход первого триггера соединен с входом генератора , выход которого соединен со счетным входом счетчика, выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с вторым выходом селектора и с первым входом элемента ИДИ, второй вход, первого элемента И соединен с вторым входом второго элемента И и пр мым выходом второго триггера, выход элемента ИЛИ соединен с R-входами счетчика, первого и второго триггеров, выход втр- рого элемента И соединен с первым выходом селектора и с вторым входом элемента ИЛИ.

Фиг

59

37

5S

CPUS, г

(Риг.з

49

47

Фиг.-4

Физ5

JV6/ .

b

т--

iV

в.г

.3

L-v

tf/yVT

u.S

Г

Фиг. 9