SU1236511A1

SU1236511A1 - Аналого-цифровой логарифмический преобразователь

Info

Publication number: SU1236511A1
Application number: SU843739554A
Authority: SU
Inventors: Виктор Филиппович Черепов
Original assignee: Предприятие П/Я А-1298
Priority date: 1984-05-10
Filing date: 1984-05-10
Publication date: 1986-06-07

Abstract

Изобретение относитс к измери тельной и вычислительной технике и может быть использовано в информационных измерительных машинах. Цель изобретени повышение точности. Аналого-цифровой логарифмический преобразователь содержит схему сравнени , триггер, элемент И, генератор тактовых импульсов, делитель частоты, счетчик , два цифроаналоговых преобразовател (ЦАП), регистр, блок индикации и сумматор. В исходном состо нии через открытый элемент И тактовые импульсы поступают на счетный вход счетчика , информаци с его младших разр дов поступает на первый ДАЛ, а со старших разр дов - через дешифратор на второй ДАЛ. Первый и второй ЦАЛ подключены последовательно, а их выходы подключены к входам сумматора. На выходе последнего формируетс напр жение , представл ющее кусочно-линейную аппроксимацию экспоненциальной функции и поступающее на один из входов схемы сравнени , при равенстве которого с входным напр жением триггер сбрасьшаетс и элемент И перестает пропускать на вход счетчика тактовые импульсы. Коды с первого и второго ДАЛ занос тс в регистр, с которого поступают на блок индикации. 1 ил. (Л го ро а СП

Description

Изобретение относитс к измерительной и вычислительной технике и может быть использовано в информационных измерительных системах.

Целью изобретени вл етс повышение точности преобразовани .

На чертеже представлена функциональна схема аналого-цифрового логарифмического преобразовател .

Аналого-цифровой логарифмический преобразователь содержит схему I сравнени , триггер 2, элемент ИЗ, генератор тактовых импульсов (ГТИ) 4, делитель 5 частоты, счетчик 6, дешифратор 7, первый перемножающий цифроаналоговый преобразователь (ЦАП) 8, второй перемножающий цифроанало- говый преобразователь 9, регистр 10, блок 11 индикации, сумматор 12.

12365112

(генерируетс ) невыходе сумматора 12 следующим образом.

В начальный момент, когда счетчик б обнулен, дешифратор 7 включает 5 младший значащий разр д ЦАП 9, а на аналоговый вход ЦАП 8 подаетс управл ющее напр жение, имеющее значение

и

8ЫХ

fO

h

on )

где

15

- множитель равный весу возбужденного i-го выхода дешифратора .

До поступлени первой единицы в старшие разр ды счетчика 6 нарастание напр жени на выходе ЦАП 8 происходит по линейному закону.

Перва единица в старших разр дах счетчика 6 возбуждает выход дешиф-

Преобразователь работает следующим 20 Р«тора 7, имеющий вдвое больший вес

|U а, по сравнению с весом младшего выхода де;шдфратора JH,

образом.

В исходном состо нии счетчик 6 обнулен. Триггер 2 установлен в состо нии логической единицы, элемент И 3 открыт и пропускает тактовые импульсы с ГТИ 4, которые поступают на счетный вход счетчика 6. Информаци с его младших разр дов поступает на первый перемножающий ЦАП 8, а со старших разр дов через дешифратор 7 на второй ЦАП 9. На аналоговый вход ЦАП 9 подано опорное напр жение Uj . Выходы обоих ЦАП 8 и 9 поступают на входы сумматора 12. На выходе сумматора 12 образуетс напр жение, которое представл ет кусочно-линей ную аппроксимацию зкспоненциальной функции. Это напр жение поступает на второй вход схемы 1 сравнени и при равенстве входного сигнала с напр жением на выходе сумматора 12 триггер 2 сбрасываетс в О. На его выходе устанавливаетс логический О и элемент И 3 перестает пропускать счетные импульсы на вход счетчика 6. Б то же врем информаци наход ща с на цифровых входах ЦАП 9 и старших разр дах ЦАП 8, заноситс в регистр 10, с которого поступает на блок II цифровой индикации. По окончании каждого задаваемого цикла преобразовани определ емого делителем 5 частоты, сигнал с делител 5 устанавливает триггер в состо ние логической цикл преобразовани повтор етс .

Кусочно-линейна аппроксимаци экспоненциальной функции образуетс

и

8ЫХ

h

on )

где

20 Р«тора 7, имеющий вдвое больший вес

За счет перемножени значени напр жени ЦАП 9 и кода младших разр -

25 дов счетчика 6 вдвое возрастают весовые значени младших разр дов счетчика 6, поэтому дальнейшее нарастание значени напр жени на выходе ЦАП 8, а следовательно, и на выходе аналого-

30 вого сумматора 12 будет протекать вдвое быстрее.

Аналогично при возбуждении каждого последующего выхода дешифратора скорость роста напр жени на выходе ана- 5 логового сумматора 12 будет удваиватьс по сравнению с. предыдущим состо нием дешифратора.

ормула изобретени

Аналого-цифровой логарифмический преобразователь, содержащий схему сравнени , генератор тактовых импульсов , элемент И и счетчик, причем вход преобразовател соединен с первым входом схемы сравнени , выход генератора тактовых импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика, отличающийс тем,, что, с целью повышени точности преобразовани , в него введены триггер , делитель частоты, дешифратор, два перемножакнцих цифроаналоговых преобразовател , сумматор, регистр и блок индикации, причем выход схемы сравнени соединен с входом установки в ноль триггера, вход установки в

31

единицу которого соединен с выходом делител частоты, а нулевой выход соединен с вторым входом элемента И и входом управлени записью регистра, вход делител частоты соединен с выходом генератора тактовых импульсов , выходы младших разр дов счетчика соединены с разр дными входами первого перемножающего цифроаналого- вого преобразовател , а выходы старших разр дов счетчика через дешифратор - с разр дными входами второго перемножающего цифроаналогового преобразовател , выход второго перемножающего цифроаналогового преобразова тел подключен к аналоговому входу

.-

236511у 4

первого перемножающего цифроаналогово- го преобразовател и к тгервому входу сумматора, аналоговый вход второго перемножающего цифроаналогового пре- 5 образовател соединен с шиной опорного напр жени , выход первого перемножающего цифроаналогового преобразовател соединен с вторым входом сумматора , выход которого соединен с вто- 10 pbFM входом схемы сравнени , информационные входы младших разр дов регистра соединены с выходами младших разр дов счетчика, информационные входы старших разр дов регистра .- с выхо- 15 дами дешифратора, а выходы регистра - с входами блока индикации.

Составитель Н. Фирсов Редактор П. Коссей Техред Г.Гербер Корректор М, Самборска

ЗЬ93/53

Тираж 67I Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Claims

Формула изобретения 40

Аналого-цифровой логарифмический преобразователь, содержащий схему сравнения, генератор тактовых импульсов, элемент И и счетчик, причем вход преобразователя соединен с первым входом схемы сравнения, выход генератора тактовых импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом ³⁰ счетчика, отличающийся тем, что, с целью повышения точности преобразования, в него введены триггер, делитель частоты, дешифратор, два перемножающих цифроаналоговых ³³ преобразователя, сумматор, регистр и блок индикации, причем выход схемы сравнения соединен с входом установки в ноль триггера, вход установки в

1236511 г 4 первого перемножающего цифроаналогового преобразователя и к первому входу сумматора, аналоговый вход второго перемножающего цифроаналогового преобразователя соединен с шиной опорного напряжения, выход первого перемножающего цифроаналогового преобразователя соединен с вторым входом сумматора, выход которого соединен с вторым входом схемы сравнения, информационные входы младших разрядов регистра соединены с выходами младших разрядов счетчика, информационные входы старших разрядов регистра — с выходами дешифратора, а выходы регистра с входами блока индикации.

единицу которого соединен с выходом делителя частоты, а нулевой выход соединен с вторым входом элемента И и входом управления записью регистра, вход делителя частоты соединен с 5 выходом генератора тактовых импульсов, выходы младших разрядов счетчика соединены с разрядными входами первого перемножающего цифроаналогового преобразователя, а выходы стар— 10 ших разрядов счетчика через дешифратор — с разрядными входами второго •перемножающего цифроаналогового преобразователя, выход второго перемножающего цифроаналогового преобразова— 15 теля подключен к аналоговому входу