SU1179538A1 - След щий аналого-цифровой преобразователь - Google Patents

Abstract

1. СЛЕДЯП1ИЙ АНАЛОГО-ЦИФРО .ВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок сравнени , первый вход которого соединен с выходом аналогового запоминающего устройства, первый вход которого соединен с входной шиной, второй вход блока сравнени  соединен с выходом цифроанапогового преобразовател , входы которого соединены ; с первьшш выходами реверсивного счетчика , первые входы которого соединены с первыми выходами сумматора, первые выходы реверсивного счётчика соединены с первыми входами первого логического блока, вторые входы которого соединены с первыми выходами сумматора, а выход - с первым входом сумматора, выход блока сравнени  соединен с первым входом блока управлени , второй вход которого соединен с вторым выходом реверсивного счетчика , третий вход - с вторым выходом сумматора, четвертый вход - с вькодом генератора тактовых импульсов, п тый вход - с шиной Запуск, шестой вход с шиной Стоп, первый выход - с вторым входом аналогового запоминающего устройства, второй выход - с вторыми входами реверсивного счетчика, третий выход - с третьими входами реверсивного счетчика, четвертый выход с вторым входом сумматора, п тый выход - с третьим входом первого логического блока, шестой выход - с четвертым входом реверсивного счетчика и третьим входом сумматора, седьмой выход - с щиной Готовность, отличающийс  тем, что, с целью уменьшени  времени преобразовани , в устройство введены второй логический блок и выходной регистр, причем (Л третьи выходы сумматора соединены с первыми входами второго логического блока, первые выходы которого соединены с четвертыми входами сумматора, а вторые выходы - с п тыми входами реверсивного счетчика, при этом второй вход второго логического блока соединен с восьмым выходом блока ч управлени , дев тый выход которого соединен с п тым входом сумматора, СП . дес тый выход - с шестым входом сумСА9 матора, одиннадцатый выход - с пер00 вым входом выходного регистра, второй вход которого соединен с шестым выходом блока управлени , -третьи входы - с первыми выходами реверсивного счетчика, а выходы - с выходной шиной устройства и седьмыми входами сумматора, восьмые входы которого соединены с первыми выходами реверсивного счетчика.. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  вьтолнен на двух элемен

Description

так 2И-ИЛИ, дев ти элементах И, п ти элементах ИЛИ, четьфех элементах задержки, п ти RS-триггерак, R-входы первого, второго и третьего RS-триггеров, первый вход второго элемента И и первый вход четвертого элемента И объединены, подключены к выходу первого элемента И и  вл ютс  первым, восьмым и дев -тым выходами блока управлени , D-вход первого RS-триггера объединен с вторым входом второго элемента И и первыми входами седьмого, восьмого и дев того элементов И и подключен к выходу первого элемента 2И-ИЛИ, выход дев того элемен-. та И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом седьмог элемента И, третий вход соединен с выходом второго элемента И, а выход  вл етс  вторым выходом блока управлени , С-вход первого КЗ-триггера объединен с первым входом п того элемента ИЛИ и подключен к выходу первого элемента задержки, вход которого объединен с входом третьего RS-триггера, подключен к выходу третьего элемента И и  вл етс  п тьтм выходом блока управлени , выход третьего RS-триггера соединен с первым и вторым входами второго элемента 2И-ИЛИ, третий и четвертый входы которого объединены и подключены к выходу первого RS-триггера, п тый и шестой входы объединены и подключены к выходу первого элемента 2ИИПИ , первый и второй входы которого объединены и  вл ютс  первым входом блока управлени , третий и четвертый входы также объединены и  вл ютс  вторым входом блока управлени , S-вход второго RS-триггера соединен с выходом второго элемента задержки и  вл етс  одиннадцатым выходом блока управлени , вход второго элемента задержки объединен с вторым восьмого элемента И, подключен к выходу третьего элемента задержки и  вл етс  дес тым выходом блока управлени , вход третьего элемента задержки объединен с вторым входом седьмого элемента И, первым входом третьего элемента ИЛИ, первым входо второго элемента ИЛИ и подключен к выходу п того элемента И, второй вход второго элемента ИЛИ объединен с вторым входом третьего элемен9538

та ИЛИ и  вл етс  п тым входом, шее-тым выходом блока управлени , выход третьего элемента ИЛИ соединен с Е-входом п того RS- триггера, З-вход которого объединен с первым входом первого элемента ИЛИ и подключен к выходу четвертого элемента И, второй вход первого элемента ИЛИ  вл етс  шестым входом блока управлени , а выход соединен с R-входом четвертого КЗ-триггера, З-вход которого соединен с выходом второго элемента ИЛИ, а вькод - с первым входом первого элемента И, второй вход которого объединен с первьми входами п того и шестого элементов И и .  вл етс  четвертым входом блока управлени , вторые входы п того и шестого элементов И объединены и подключены к выходу п того КЗ-триггера, третьи входы п того и шестого элементов И объединены и подключены к третьему входу блока управлени , выход шестого элемента И соединен с вторым входом дев того элемента И, входом четвертого элемента задержки и  вл етс  четвертым выходом блока управлени , йыход четвертого элемента задержки соединен с вторым входом п того элемента ИЛИ, третий вход которого соединен с выходом восьмого элемента И, а выход  вл етс  третьим выходом блока управлени , выход второго RS-триггера  вл етс  седьмым выходом блока управлени .

3.Устройство по п. 1, отличающеес  тем, что первый логический блок выполнен на п-элементах И по числу разр дов счетчика, элементе ИЛИ, дополнительном элементе И, выход которого  вл етс  выходом первого логического блока, первый вход  вл етс  третьим входом первого логического блока, а второй , вход соединен с выходом элемента ИЛИ, входы которого соединены с выходами соответствующих элементов И, первый входы которых  вл ютс  первыми входами первого логического блока, а вторые входы - вторыми входами первого логического блока.

4.Устройство по п. 1, отличающеес  тем, что второй логический блок выполнен на двух группах элементов ИЛИ, кажда  из которых содержит (п-1)-элементов, двух группах элементов И, кажда  из которых содержит (п-1) и (п-2)-элементов

соответственно, первые входы элементов И первой группы элементов И  вл ютс  соответствующими первыми входами второго логического блока, вторые входы, кроме первого и последнего элементов, подключены к выходам предыдущих элементов И второй группы элементов И и объединены с первыми входами соответствующих элементов И второй группы элементов И, второй вход первого элемента И первой группы элементов И объединен с первым входом первого элемента И второй группы элементов И и  вл етс  вторым входом второго блока, а второй вход последнего элемента Н второго логического блока соединен с выходом последнего элемента И второй группы элементов И, выходы элементов И первой группы элементов И подключены к первым входам соответствующих последовательно соединенных элемен- -ов ИЛИ первой и второй групп элементов ИЛИ,выходы элементов ШМ первой группы элементов ИЛИ  вл ютс  первыми выходами второго логического блока, выходы элементов ИЛИ второй группы элементов ИЛИ  вл ютс  вторыми выходами второго логического блока, а вторые входы элементов И второй группы элементов И  вл ютс  первыми входами второго логического блока.

Изобретение относитс  к аналогоЩ1ФРОВЫМ преобразовател м и может быть использовано в св зи, вычислительной и измерительной технике, а также в автоматизированных системах управлени  технологическими процессами и системах автоматизации научных исследований.

Целью изобретени   вл етс  уменьшение времени преобразовани .

На фиг. 1 представлена функциональна  схема след щего аналого-цифрового преобразовател ; на фиг. 2 пример реализации второго логического блока; на фиг. 3 - то же, блока управлени ; на фиг. 4 - то же, первого логического блока,

Предлагаемый след щий аналого-цифровой преобразователь содержит блок 1 сравнени , первый вход которого соединен с вь1ходом аналогового запоминающего устройства 2, вход которого соединен с источником входного сигнала , второй вход блока 1 сравнени  соединен с выходом цифроаналогового преобразовател  3, входы которого соединены с первыми вькодами реверсивного счетчика 4, первые входы реверсивного счетчика 4 соединены с первыми выходами сумматора 5, первые выходы реверсивного счетчика 4 соединены с первыми входами первого логического блока 6, вторые входы которого соединены с первыми выходами

сумматора 5, а выход - с входом сдвига влево сумматора 5, выход блока 1 сравнени  соединен с первым входом блока 7 управлени , четвертый вход блока 7 управлени  соединен с выходом генератора 8 тактовых импульсов, второй логический блок 9, седьмые входы сумматора 5 соединены с выходами выходного регистра 10, первые входы которого соединены с первыми выходами реверсивного счетчика 4.

Второй логический блок содержит две группы элементов 11-12 ИЛИ, две группы элементов 13-14 И.

Блок управлени  содержит первый элемент 15 2И-ИЛИ, дев ть элементов (16-24) И, п ть элементов (25-29) ИЛИ четыре .элемента (30-33) задержки, п ть RS- (34-38) триггеров, второй элемент 39 2И-ИПИ.

Первый логический блок содержит элементы 40 И и 41 ИЛИ.

Устройство работает следующим образом.

В начале нового цикла преобразовани  оцениваетс  скорость изменени  входного сигнала с помощью определени  разницы между.текущим и предыдущим результатами преобразовани . Текущий результат преобразовани  получаетс  на реверсивном счетчи-; ке 4, а предыдущий результат преобразовани  хранитс  на выходном регистре 10. В конце предьвдущего цикла преоб- разовани  блок 7 управлени  сигналом с дес того выхода осуществл ет переписывание результата п едыдущего пре образовани  с выходного регистра 10 в сумматор 5, а затем текущий резуль тат преобразовани  по сигналу с один надцатого выхода блока 7 переписываетс  из реверсивного счетчика 4 в выходной регистр 10, (В самом нача ле работы предлагаемого устройства сигналом начальной установки от блока 7 управлени  в сумматор 5 и в выходной регистр заноситс  код 0-01, а в реверсивный счетчик 4 заноситс  код О - 0) . В начале нового цикла преобразова ни  блок 7 управлени  включает ана .логовое запоминающее устройство 2, в сумматоре 5 определ етс  разность между результатом предьщущего преобразовани  (хранитс  на сумматоре 5) и результатом текущего преобр азовани  (хранитс  на реверсивном счетчике 4), запускаетс  второй логический блок 9, который находит самую левую (старшую) единицу в сумматоре 5 и об нул ет все более младшие разр ды в сумматоре 5 и в реверсивном счетчи ке. Результат сравнени  с устранением вли ни  переполнени  при работе вбли зи границ диапазона изменени  сигнал так -же как в прототипе, определ етс  из соотношени  S Rj, где R. - сигнал с выхода блока 1 сравнени ; R. - сигнал с единичного выхода разр да переполнени  реверсивного счетчика 4, До тех пор, пока не произойдет чередование результатов сравнени , блоком 7 управлени  организуетс  цикл поиска поддиапазона, выдава  нужные сигналы по соответствующим выходам, при этом блок 6 управл ет ;удвоением шага квантовани  (сдвигом Гвлево на один разр д содержимого сум матора 5) при условии, что разр ды числового эквивалента, более младшие чем измен емый, будут находитьс  в состо нии О, далее устанавливаем режим работы реверсивного счетчика 5 с учетом результата сравнени  и осуществл ет изменение величины числового эквивалента (на реверсивном счетчике 4) на величину текущего шага квантовани  (на сумматоре 5), т.е. цикл поиска поддиапазона совпадает с работой прототипа за исключением того, что поиск поддиапазона начинаетс  не с Минимального шага квантоваии  (как в прототипе), а с промежуточного шага квантовани , величина которого определ етс  скоростью входного сигнала и хранени  на сумматоре 5. После чередовани  результатов сравнени  блок 7 управлени , так же как и в прототипе, организует цикл поразр дного поиска сигнала до тех пор, пока не по витс  1 в младшем разр де сумматора 5. При этом выдаютс  сигналы, по которым уменьшаетс  в два раза величина текущего шага квантовани  в сумматоре 5 и измен етс  величина числового эквивалента в реверсивном счетчике 4. После по влени  единицы в мпадшем разр де сумматора 5 блок 7 управлени  по сигналам со второго и третьего выходов осуществл ет коррекцию числового эквивалента, при этом сигнал на третьем вь1ходе формируетс  при наличии сигнала S. Необходимость коррекции обусловлена тем, что в поразр дном АЦП на вькод выдаетс  Код, соответствующий нижней границе кванта , содержащего входной сигнал. По сигналу с дес того выхода осуществл етс  переписывание результата предыдущего преобразовани  с выходного регистра 10 в сумматор 5, по сигналу с одиннадцатого выхода результат текущего преобразовани  с реверсивного счетчика 4 переписываетс  в выходной регистр 10. Сигнал с выхода семь сигнализирует о готовности выходного кода.

UK.

Uo

r-

r

wajw

Ш

WJ

ff«

a

JoyycrГ  / / Готовность

fpu.r

Вых.

w

m

//w. v5

фуг. 2

Claims (4)

1. СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок сравнения, первый вход которого соединен с выходом аналогового запоминающего устройства, первый вход которого соединен с входной шиной, второй вход блока сравнения соединен с выходом цифроаналогового преобразователя, входы которого соединены с первыми выходами реверсивного счетчика, первые входы которого соединены с первыми выходами сумматора, первые выходы реверсивного счётчика соединены с первыми входами первого логического блока, вторые входы которого соединены с первыми выходами сумматора, а выход - с первым входом сумматора, выход блока сравнения соединен с первым входом блока управления, второй вход которого соединен с вторым выходом реверсивного счетчика, третий вход - с вторым выходом сумматора, четвертый вход - с выходом генератора тактовых импульсов, пятый вход - с шиной Запуск, шестой вход с шиной Стоп, первый выход - с вторым входом аналогового запоминающего устройства, второй выход - с вторыми входами реверсивного счетчика, третий выход - с третьими входами реверсивного счетчика, четвертый выход с вторым входом сумматора, пятый выход - с третьим входом первого логического блока, шестой выход - с четвертым входом реверсивного счетчика и третьим входом сумматора, седьмой выход - с шиной Готовность, отличающийся тем, что, с целью уменьшения времени преобразования, в устройство введены второй логический блок и выходной регистр, причем третьи выходы сумматора соединены с первыми входами второго логического блока, первые выходы которого соединены с четвертыми входами сумматора, а вторые выходы - с пятыми входами реверсивного счетчика, при этом второй вход второго логического блока соединен с восьмым выходом блока управления, девятый выход которого соединен с пятым входом сумматора, десятый выход — с шестым входом сумматора, одиннадцатый выход - с первым входом выходного регистра, второй вход которого соединен с шестым выходом блока управления, -третьи входы - с первыми выходами реверсивного счетчика, а выходы - с выходной шиной устройства и седьмыми входами сумматора, восьмые входы которого соединены с первыми выходами реверсивного счетчика..

2. Устройство поп. 1, отличающееся тем, что блок управления выполнен на двух элеменSU п„ 1179538 тах 2И-ИЛИ, девяти элементах И, пяти элементах ИЛИ, четырех элементах задержки, пяти' RS-триггерах, R-входы первого, второго и третьего RS-триггеров, первый вход второго элемента И и первый вход четвертого элемента И объединены, подключены к выходу первого элемента И и являются первым, восьмым и девятым выходами блока управления, D-вход первого RS-триггера объединен с вторым входом второго элемента И и первыми входами седьмого, восьмого и девятого элементов И и подключен к выходу первого элемента 2И-ИЛИ, выход девятого элемента И соединен с первым входом чет- вертого элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, третий вход соединен с выходом второго элемента И, а выход является вторым выходом блока управления, С-вход первого RS-триггера объединен с первым входом пятого элемента ИЛИ и подключен к выходу первого элемента задержки, вход которого объединен с входом третьего RS-триггера, подключен к выходу третьего элемента И и является пятым выходом блока управления, выход третьего RS-триггера соединен с первым и вторым входами второго элемента 2И-ИЛИ, третий и четвертый входы которого объединены и подключены к выходу первого RS-триггера, пятый и шестой входы объединены и подключены к выходу первого элемента 2ИИПИ, первый и второй входы которого объединены и являются первым входом блока управления, третий и четвертый входы также объединены и являются вторым входом блока управления, S-вход второго RS-триггера соединен с выходом второго элемента задержки и является одиннадцатым выходом блока управления, вход второго элемента задержки объединен с вторым входом восьмого элемента И, подключен к выходу третьего элемента задержки и является десятым выходом блока управления, вход третьего элемента задержки объединен с вторым входом седьмого элемента И, первым входом третьего элемента ИЛИ, первым входом второго элемента ИЛИ и подключен к выходу пятого элемента И, второй вход второго элемента ИЛИ объединен с вторым входом третьего элемен та ИЛИ и является пятым входом, шее тым выходом блока управления, выход третьего элемента ИЛИ соединен с R-входом пятого RS-триггера, S-вход которого объединен с первым входом' первого элемента ИЛИ и подключен к выходу четвертого элемента И, второй вход первого элемента ИЛИ является шестым входом блока управления, а выход соединен с R-входом четвертого RS-триггера, S-вход которого соединен с выходом второго элемента ИЛИ, а выход - с первым входом первого элемента И, второй вход которого объединен с первыми входами пятого и шестого элементов И и . является 'четвертым входом блока управления, вторые входы пятого и шестого элементов И объединены и подключены к выходу пятого RS-триггера, третьи входы пятого и шестого элементов И объединены и подключены к третьему входу блока управления, выход шестого элемента И соединен с вторым входом девятого элемента И, входом четвертого элемента задержки и является четвертым выходом блока управления, выход четвертого элемента задержки соединен с вторым входом пятого элемента ИЛИ, третий вход которого соединен с выходом восьмого элемента И,' а выход является третьим выходом блока управления, выход второго RS-триггера является седьмым выходом блока управления.

3. Устройство по п. 1, отличающееся тем, что первый логический блок выполнен на п-элементах И по числу разрядов счетчика, элементе ИЛИ, дополнительном элементе И, выход которого является выходом первого логического блока, первый вход является третьим входом первого логического блока, а второй . вход соединен с выходом элемента ИЛИ, входы которого соединены с выходами соответствующих элементов И, первый входы которых являются первыми входами первого логического блока, а вторые входы - вторыми входами первого логического блока.

4. Устройство по п. 1, отличающееся тем, что второй логический блок выполнен на двух группах элементов ИЛИ, каждая из которых содержит (п-1)-элементов, двух группах элементов И, каждая из которых содержит (п-1) и (п-2)-элементов соответственно, первые входы элементов И первой группы элементов И являются соответствующими первыми входами второго логического блока, вторые входы, кроме первого и последнего элементов, подключены к выходам предыдущих элементов И второй группы элементов И и объединены с первыми входами соответствующих элементов И второй группы элементов И, второй вход первого элемента И первой группы элементов И объединен с первым входом первого элемента И второй группы элементов И и является вторым входом второго блока, а второй вход последнего элемента И второго логичес кого блока соединен с выходом послед· него элемента И второй группы элемен· тов И, выходы элементов И первой группы элементов И подключены к первым входам соответствующих последова· тельно соединенных элементов ИЛИ пер· вой и второй групп элементов ИЛИ,выходы элементов ИЛИ первой группы элементов ИЛИ являются первыми выходами второго логического блока, выхо· ды элементов ИЛИ второй группы элементов ИЛИ являются вторыми выходами второго логического блока, а вторые входы элементов И второй группы элементов И являются первыми входами второго логического блока.