SU799129A1 - След щий аналого-цифровой преобразователь - Google Patents

Description

л  импульсов, а выходы соединены с6 сч ными входами соответствующих .разр /цов реверсивного счетчика; введены два допопнитепьных логических блока, два триггера , триггер флага, дополнительна  группа элементов И, п ть элементов ИЛИ, элемент И и блок поиска г.огшиапазона, выход бпока сравнени  соединен с первым вхЬдшг первого дополнительного логического бпока, второй Вход которого соединен с выходом дополнительного старшего разр да реверсивного счетчика выход первого дополнительного логического бпока соединен со входом логического блока , с пе{Еым входом блока поиска поддиапазона и со вторым входом второго допопнительного логического блока, второй вход бпока поиска поддиапазона соединен со вторым входом второго допопнительного логического блока и с единичным выходом младшего разр да распределител  импульсов, третий вход блока поиска-поддиапазона соединен со вто{  1ми входами И первой группы и с выходом линии задержки,четвертый вход бпока поиска поддиапазона соединен с третьим входом второго допопнительного логического бпока и с выхоаом генератора тактовых импупьссж, а п тый вход соединен с единичным выходом первого триггера, первый выход бпока поиска поцдиапазсжа соединен с первы входом элемента И, второй выход соединен с первым входом первого эпемента ИЛИ и с единичным входом второго триггера , третий выход соединен с первым входом второго элемента ИЛИ, четвертый выход соединен с первым входом третьего элемента ИЛИ, п тый выход соединен с нулевым входом первого триггера чётвертый вход второго дополнительного логического блока соединен с единичным вы ходом второго триггера, а первый выход соейинен со вторым входом первого эле мента ИЛИ, второй выход соединен со вторым входсии второго элемента ИЛИ, а третий выход соединен с нулевым входом второго триггера и со вторым вход .третьего эпемента ИЛИ; выходы триггеров веех разр дов реверсивного . счетчика, кроме дополнительного старшего разр да, соединены с первыми входами элементов И дополнительной группы, вторые лкоды которых соединены с выходами соответствующих разр дов распреде лител  импульсов, выходы элементов И дополнительной группы соединены с соот ветствующими входами четвертого элемен та ИЛИ, выход которого соединен со вто рым входом элемента И, выход которого соединен с первым входом п того эпементта ИЛИ и со входом сдвига влево распределител  импульсов, второй вход п того элемента ИЛИ соединен со входом сдвига вправо распределител  импульсов и с выходом первого элемента ИЛИ, выход п того элемента ИЛИ соединен со входом линии задержки, выход младшего элемента И первой группы соединен с третьим входом второго эпемента ИЛИ, выход которого соединен со счётным входом триггера мпадшего разр да реверсивного счетчика; выход третьего элемента ИЛИ соединен с единичным входом триггера флага, нуле- вой вход которого соединен с шиной Сброс флага , а единичный выход соединен с шиной Готовность, единичный вход первого триггера соединен с управл ющим; входом анапогового запоминающего устройсттва и с шиной Запуск. Структурна  электрическа  устройств а «приведена на чертеже. След51щий аналого-цифровой преобразователь содержит блок 1 сравнени , вход котхэрой соединен с выходом аналогового запоминающего устройства 2, на вход которого поступает сходной сигнал , второй вход блока 1 соединен с выходом цифроанапогового преобразовател  3, выход бпока 2 соединен с первым входом логического блока 4, второй вход которого соединен с единичным выходом триггера 5 дополнительного старшего разр да реверсивного счетчика 6, состо щего из триггерюв 5 и 7, выходы триггеров 7 всех разр дов ршерсивного счетчика 6, кроме дополнительного старшего разр да триггера 5, соединены с цифровыми входами нифроанапогеюого преобразовател  3, выход логического блока 4 соединен со входом логического блока 8, выходы которого соединены со входами установки режима реверсивного счетчика 6 и с третьюл входом бпока 9 поиска поддиапазона и вторым входом логического блока 1О, первый вход блока 9 соединен с первым входом логического блока 10 и с единичным выходом младшего разр да распределител  11 импульсов, второй вход блока 9 - с первыми входами элементов И 12 первой группь и с выходом линии 13 задержки четвертый - с третьим входом логического блока 10 и с выходом генератора 14 тактовых импульсов, п тый с единичным выходом триггера 15; первый выход блока 9 соединен с первым входом эпемента И 16, второй выход блока 9 - с первым входом эпемента ИЛИ

17 и с единичным входом триггера 18, третий выход блока 9 - со вторым входом элемента ИЛИ 19, четвертый выход блока 9 - с первым входом эпеманта ИЛИ 20, п тый выход блока 9 - с нулевым входом триггера 15; четвертый вход логического блока 10 соединен с единичным выходом триггера 18, первьШ выход логического блока 10 -со вторым входом элемента ИЛИ 1 7,второй выход логичес- . кого блока 10 - с третьим входом эпемента ИЛИ 19, а третий выход логического блока 10 - с нулевым входсал трит гера 18 и со вторым входом элеметтта ИЛИ 2О, нулевые выходы триггеров 7 всех разр5 дов реверсивного счетчика 6, кроме дополнительного 5 старшего разр да , соединены с первыми входами элемента И 21 второй группы, вторые входы которых соединены с выходами соодаетствующих разр дов распределител  11 импульсов и со вторыми входами соответствующих элементов И 12 первой группы, выходы элементов И 21 второй группы соединены с соответствующими входами элемента ИЛИ 22, выход которого соединен со вторым входсш элемента И 16, выход которого соединен с первым вхои- дом энемента ИЛИ 23, триггер 24 флага

Устройство работает следующим обрааам .

Перёд началом работы сигнал начапьной установки устанавливает триггеры 15 18 и 24 в нулевое состо ние, распределитель 11 импульсов в состо ние О...01, а реверсивный счетчик 6 может быть устансжлен в любое состо ние с обнуленным старшим разр дом триггера 5.

С приходом сигнала Запуск триггер 15 устанавливаетс  в I, а аналоговое запоминающее устройство 2 запоминает текущее значение сигнала. Триггер 15 разрешает работу блока 9 нахождени  сигнала , который вначале провер ет, не нахо« дитс  ли сигнал в верхнем или нижнем кванте, примыкающем к образцовому уровню , зафиксированному на преобразователе, дл  этого блок 9 выдает сигнал (после поступлени  сигнала от генератора 14 тактЭвых импупьссв) на третьем выходу который, пройд  через элемент ИЛИ 1б, прибавит или вычтет единицу из реве|  вного счетчика 6 в зависимости от ответа блока 2, устанавливающего с помощью логического блока 8 режим работы реверсивного счетчика 6 (так как :вначале и при дальнейшей нормальной работе триггер 5 дополнительного старшего разр да реверсивного счетчика 6 находитс  в О

состо нии, то логический бпок 4 пропус- , кает на свой выход ответ блока.2 без инвертировани ). Если ответ блока 2 после этого (с приходом второго сигна.ла от

генератора 14) мен етс  на противоположный , то это означает, что сигнал найден, и при этом с минимальной погрешностью, (один квант), и поэтому преобразование заканчиваетс  (тек самьп значительно

Claims (2)

1.Смолсж В. Б., Смирнов Е. А. и др, Полупрсводниковые кодирующие и декодирующие преобразсжатё™ напр жени . Л.,. Энерги , 1967, с. 135.

2.Авторское свидетельство СССР № 324639, кп. Н 03 К 13/02, 1968 (прототип). I Jtf/7 CK

гп СЬрос флага Y Готовность