Изобретение относитс к аналогоцифровым преобразовател м и может быть использовано в области св зи, выч слитепьной и измерительной техники, а также в автоматизированных системах управлени технологическими процессами и системах автоматиза1щи научных исследований. Известен след щий аналого-цифровой преобразователь, содержащий первый , второй и третий блоки сравнени первые аналоговые входы которых соединены с источником входного сигнала а выходы соединены соответственно с первым, вторым и третьим входами пер вого логического блока, управл к цие входы всех трех блоков сравнени сое динены с выходом генератора тактовых импульсов, второй аналоговьш вход второго блока сравнени соединен с первым входом делител нд два и с выхЬдом ключа, первый аналоговый вход которого соединен с выходом источника эталонного напр жени , с аналоговым входом второго циф; оаналогового преобразовател и с аналоговым входом первого цифроаналогового преобразовател , второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразовател , второй аналоговый вход первого блока сравнени соединен с вторьм входом делител на два и с выходом первого цифроаналогового преобразовател , второй аналоговый вход третьего блока сравнени соединен с выходом делител на два, первый, второй, третий и четвертый выходы первого логического блока соединею соответственно с первыми, вторьеш, третьими и четвертыми входами второго и третьего логических блоков, п тые входы второго и третьего логических блоков соединены с выходом последнего разр да распределител импульсов, Шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки. 3907 выход которой соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, седьмой вход второго логического блока соединен с единичным выходом триггера , единичный и нулевой входы которого соединены соответственно с первым и вторым выходом :,четвертого логического блока, перва группа вхо дов соединена с выходами разр дных ;триггеров первого реверсивного счетчика , с цифровыми входами первого цифроаналогового преобразовател и с первыми входами элементов И первой группы, втора группа входов четвергого логического блока соединена с выходами разр дных триггеров второго реверсивного счетчика, с цифровыми входами второго цнфроаналогового преобразовател и с первыми входами элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, еданичньй шкод триггера переполнени второго ревер сивного счетчика Исое|щнен с управп кхщим входом кточа, выходил элементов И первой группы соедииеиы е уста новочными входам раэр дтох триггеров второго реверсивного счетчика, а выходы элементов И второй грутш соединеныс установочными входами разр дных триггеров первого реверсивного счетчика, первьШ и второй выходы второго логического блока соединены соответствеино со входом сдвига вправо н со входом сдвига влево на один разр д распределител импульсов, третий и четвертый выходы второго логического блока соединены со вторыми входами элементов И соответственно первой и второй групп кроме того, третий выход второго логического блока соединен с нулевым входом TiHirrepa переполнени второг реверсивного счетчика, первый и второй выходы третьего логического блока соединены соответственно со входа ми установки реткима сложени и вычитани первого реверсивного счетчика, третий и четвертый выходы третьего логического блока соединены со вторыми входами элементов И соответственно третьей и четвертой групп, первые входал которых соединены с выходами соответствугадах разр дов распределител импульсов; выходы элементов И третьей группы соединены со счетными входами триггеров соответствующих разр дов первого реверсивного счетчика; выходы элементов Н четвертой группы соединены со счетными входами триггеров соответствующих разр дов второго реверсивного счетчика f 1 j. Недостатком известного преобразовател вл етс больша погрешность преобразовани , обусловленна тем, что отрезки смещаютс до касани ( без взаимного перекрыти ), что приводит к необходимости частьгх переключений отрезка при изменении сигнала , вблизи границ отрезка. Особенно сильно этот недостаток про вл етс при использовании этого преобразовател в качестве устройства выбора шкал. Цель изобретени - уменьшение погрешности преобразовани . Поставленна цель достигаетс тем, что след щ1Й аналого-цифровой преобразовател/ , с.рд,жащий. первый, второй и блоки сравнени , первые аналоговые входы которых соединены с источником входного сигнала , а выходы соединены соответственно с первым, вторым и третьим входами первого логического блока, унравл н чие входы всех трех блоков сравнени соединены с выходом генератора тактовых импульсов, второй аналоговый вход второго блока сравнени соединен с первым входом делител на два и с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала , с аналоговыми входами первого и второго цифроаналоговых преобразователей , второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразовател , а второй аналогов вход первого блока сравнени соединен с вторым входом делител на два и с выходом второго дифроаналогового преобразовател , второй аналоговый вход третьего блока сравнени соединен с выходом делител на два, первый, второй, третий , четвертый выходы первого логического блока соединены соответственно с первьиш, вторыми, третьими и четвертыми входами второго и третьего логических блоков, п тые входы которых соединены с выходом последнего разр да распределител импульсов , шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй ли5 НИИ задержки, выхол которой соедине с шестым входом третьего логическог блока, вход первой линии задержки соединен с выходом генератора такто вых импульсов, а выходы разр дов распределител импульсов соединены с первыми входами элементов И перво и второй групп, выходы элементов И первой группы соединены со счетными входами триггеров соответствующих разр дов первого реверсивного счетчика , выходы элементов И второй гру пы соединены со счетными входами триггеров соответствующих разр дов второго реверсивного счетчика, выхо ды разр дных триггеров второго реве сивного счетчика соединены с первой группой входов четвертого логического блока и с цифровыми входами второго цифроаналогового преобразовател , втора группа входов четвертого логического блока соединена с выходаьш разр дшлх триггеров первого реверсивного счетчика и с цифровыми входами первого цифроаналогового преобразовател , а третий вход соединен с вьпсодом генератора тактовых импульсов, единичный выход триггера переполнени первого реверсивного счетчика соединен с управл к цим вхоI .дом ключа, первый и второй выходы четвертого логическог-о блока соединеш 1 соответственно с ед 1ничным и нулевьп4 входами первого триггера, первый выход второго логического блока соединен с входом сдвига вправо на один разр д распределител импульсов, введеш 1 два элемента ИЛИ и второй триггер, причем третий и четвертый выходы четвертого логического элемента соединеш 1 соответственно с нулевым и единичным входами второго триггера, единичный выход первого триггера соединен с седь кым входом третьего логического элемента , единичный выход второго триггера соединен с седььлт входом второго и с восьмым входом третьего логических блоков, при этом п тый и шестой выходы первого логического блока соединены соответственно с вхо дами установки режима сложени и вычитани первого и второго реверсивных счетчиков, второй и третий выходы второго логического блока соединены соответственно- с первыми входами первого и второго элементов ИЛИ вторые входы которых соединены соответственно с вторым и третьим выхо4 дами третьего логического блока, первый выход ко-эрого соединен с входом сдвига влево на один разр д распределител импульсов, а выход первого элемента ИЛИ соединен с вторыми входами элементов И второй группы, выход второго элемента ИЛИ соединен с вторыми входами элементов И первой группы. На фиг.I представлена функциональна схема след щего преобразовател ; на фиг.2 - вариант выполнени логического блока; на фиг.З - алгоритм преобразовани измен ющихс сигналов с использованием отрезка образцовой шкалы. Г peдлaгaё aJШ аналого-цифровой преобразователь содержит первый ), второй 2 и третий 3 блоки сравнени , первый логический блок 4, генератор 5 тактовых импульсов, делитель 6 на два , ключ 7, источник 8 эталонного сигнала, первый 9 и второй 10 цифроаналоговые преобразователи, второй li и третий 12 логические блоки,распределитель 13 импульсов, пер-ва 14 и втора 15 линии задержек, перва 16 и втора 17 группы элементов И, первый 18 и второй 19 реверсивные счетчики,четвертый логический блок 20, первый 21 и второй 22 триггеры, первый 23 и второй 24 элементы ИЛИ. На фиг.2 представлен один из возможных вариантов реализации четвертого логического блока 20. Этот блок определ ет, в каком из реверсивных счетчиков 18 или 19, соответствующих верхней и нижней границе отрезка, находитс сама права единица и, если она находитс в первом реверсивном счетчике 18, то на втором выходе по вл етс сигнал, означающий , что данный отрезок вл етс нижней половиной предыдущего (большего ) отрезка .Если же сама перва единица находитс во втором реверсивном счетчике 19, то на первом выходе четвертого логического блока 20 по вл етс сигнал, означающий, что данный отрезок вл етс верхней половиной предыдущего ( большего отрезка ) . Если же сама права единица находитс одновременно в обоих реверсивных счетчиках (т.е. в одном и том же разр де), то на четвертом выходе по вл етс сигнал, означающий , что данный отрезок вл етс промежуточным , в противном случае сигнал по вл етс на третьем выходе. Перед тем кай по снить структуры первого 4, второго 11 н третьего 12 логических блоков, введем обозначени сигналов: сигнал с первого триггера 21 W I, если данный отрезок вл етс верхней половиной предьщущего ( большего отрез ка; сигнал со второго триггера 22, Wn Г, если данный отрезок вл етс промежуточным выход 1-го блока сравнени равный единице, если соответ ствующий образцовый уровень больше входного сигнала; -сигнал на выходе 1-ой лини задержки; -сигнал, поступающнй на п тые входы второго и третье логических блоков, причем п 1, если младший разр д распределител 13 импульср находитс в нулевом состо нии; -сигнал на |-ом выходе J-ro логического блока. Тогда выражени дл выходных сигналов логических блоков 4, И, 12. имеют вид i, -TSaSal . ( эти выражени полностью совпадгшпс известным првобразоватепем . .-- { v/nvp.).- t,,g; (ctvfbWn); i,, va Wn vfbw V jbWn); )| ,(«fHV(fn). Очевидно, что эти логические бло ки могут быть легко построены, например , на элементах И, ИЛИ, НЕ. Сущность изобретени заключаетс в том, что отрезки (величины которы могут уменьшатьс и увеличиватьс вдвое относительно своего прежнего значени ) смещаютс не до касани своими границами (как в известном). а с перекрытием, благодар чему сокращаетс число переключений отрезков и уменьшаетс погрешность преобразовани . Дл реализации насто щего алгоритма необходимо установить правило, позвол ющее определить, какой же половиной предыдущего (большего) отрезка вл етс текущий отрезок ,или он вл етс промежуточным отрезком . В данном устройстве применено следук цее правило, полученное на основе анализа двоичных кодов границ отрезка: если права единица в реверсивном счетчике 18 верхней границы находитс в более младшем разр де, чем права единица в реверсивном счетчике 19 нижней границы , то W О ( нижн половина), 1 (верхн если наоборот, то W половина). Если же сама права единица находитс в одном и том же разр де обоих реверсивных счетчиков, то WfT (промежуточный отрезок) . Это правило и реализуетс четвертым логическим блоком 20. Устройство работает следующим образом . Предположим, что сигнал начальной установки ( на (Ыг. I не показан} устанавлива:ёт в распределителе 13 импульсов код 10...О, а в реверсивных счетчиках 18 и 19 соответственно устанавлинаютс коды 10... О и О...О, при этом на BTOpi входах блоков 1 и 2 сравнени устанавливаютс образцовые уровни соответствуншще грашедам отрезка, а на втором входе блока 3 сравнени формируетс уровень, соответствук ций середине отрезка. С приходом тактового импульса от генератора 5 тактовых импульсов на управ кщие входы блоков I, 2 и 3 сравнени происходит сравнение входного сигнала с образцовыми, уровн ми , сигнале с блоков I, 2 и 3 сравнени расшифровываютс первым логическим блоком 4, этот же тактовый сигнал с помощью четвертого логического блока 20 определ ет, не вл етс ли текущий отрезок промежуточным , и если нет, то какой половиной большего отрезка он вл етс . Соответствун цие признаки W и W. устанавливаютс на триггерах 21 и 22. С выхода первой линии 14 задержки тактовый Сигнал поступает на второй логический блок 11, который производит следук цие действи : во-пер9 вых, если с первого логического бло ка 4 приходит сигнал О или Т ,т.е, входной сигнал находитс внутри отрезка , и при этом отрезок не вл ет с минимальным (т.е. младший разр д распределител импульсов находитс в состо нии О) и промежуточным, то производитс сдвиг вправо (f2 ) на один разр д единицы в распределителе 13 импульсов, тем самым подготавливаетс уменьшение величины отрезка в два раза; во-вторых,если с первого логического блока 4 приходит сигнал р) , т.е. входной сигнал находитс ниже нижней границы, или же если с первого логического блока 4 приходит сигнал ,т.е. входной сигнал находитс вьпие верхней границы, и при этом текущий отре зок вл етс промежуточным, то вырабатываетс сигнал f.2it который поступает на счетный вход разр да второго реверсивного счетчика 19, при этом номер разр да определ етс распределителем 3 импульсов, а режим работы счетчика задаетс первым логическим блоком 4. Аналогично,при наличии сигнала или при одновременном присутствии сигналов (Ь и V/P вырабатываетс сигнал i, измеНЯ1ЭЩИЙ величину верхней границы отрезка ,, хран щуюс в первом реверсивном счетчике 18. Далее по сигналу с выхода второй линии 15 задержки начинает работать третий логический блок 12, сигнал i- , с первого выхода которого происходит сдвиг влево содержимого распределител 13 импульсов, И по вл етс либо при наличии сигнала oL и при условии, что текущий отрезок вл етс или промежуточным или нижней половиной предыдущего (большего) отрезка , либо при наличии сигнала | и при условии, что текущий отрезок вл етс или промежуточным или верхней половиной предьщущего отрезка.Если имеетс сигнал ,и при этом отрезок не вл етс минимальным , т.е. присутствуют сигналы f или Ш и , т вырабатываетс сигнал f23 добавл ющий единицу 5 разр д второго реверсивного счетчи |са 19, номер которого определ етс распределителем 13 импульсов. Аналогично , ейли имеетс сигнал о и njte этом отрезок не вл етс минимальным , т.е. присутствуют сигналы h или и ц г, то вырабатываетс сигнал fij, вмчитающий единицу из. разр 4 да первого реверсивного счетчика 18, номер которого определ етс распределителем 13 импульсов. При использовании предлагаемого преобразовател в качестве устройства выбора шкал представл етс особо перспективным использование в качестве блоков сравнени статистических сравнивающих узлов, использующих идеи последовательного анализа. Формула изобретени След щий аналого-цифровой преобразователь , содержащий первый, второй и третий блоки сравнени , первые аналоговые входы которых соединены с источником входного сигнала, а выходы - соответственно с первым, вторым и третьим входами первого логического блока, управл ющие входы всех трех блоков сравнени соединены с выходом генератора тактовых импульсов , второй аналоговый вход второго блока сравнени соединен с первьо4 входом делител на два н с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала, с аналоговыми входами первого и второго цифроаналоговых преобразователей, а второй аналоговый вход ключа соединен с вы - ходом первого цифроаналогового преобразовател , второй аналоговый вход первого блока сравнени соединен с BTOiHJM входом делител на два и с выходом второго цифроаналогового преобразовател , второй аналоговый вход третьего блока сравнени соединен с выходом делител на два, первый , второй, третий и четвертый выходы первого логического блока соединены соответственно с первыми,вторыми , третьими и четверт1 ш втСодами второго и третьего логических блоков, п тые входы которых соединены с выходом последнего разр да распределител импульсов, шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки, выход которой сое/шнен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, а выходы разр дов распределител импульсов соединены с первыми входами элементов И первой и второй групп.
выходы элементов И первой группы сое динены со счетными входами триггеров соответствующих разр дов первого реверсивного счетчика, выходы элементо И второй группы соединены со счетны- ми входами триггеров соответствующих разр дов второго реверсивного счетчик а выходы разр дных триггеров второго реверсивного счетчика соединены Спервой группой входов четвертого логического блока и с цифровыми входами второго цифроаналогового преобразовател втора группа входов четвертого логического блока соединена с выходами разр дных триггеров первого реверсивного счетчика и с цифровыми входами первого цифроаналогового преобразовател , а третий вход соединен с выходом генератора тактовых импульсов, единичный выход триггера переполнени первого реверсивного счетчика соединен с управл кнцим входом ключа, первый и второй выходы четвертого логического блока соединены соответственно с единичным и нулевым входами первого триггера, первый выход второго логического блока соединен с входом сдвига вправо на один разр д распределител импульсов , отличающийс тем, что, с целью уменьшени погрешности преобразовани , введены два элемента ИЛИ, второй триггер, причем третий и четвертый вьгходы четвертого логического элемента соединены соответственно с нулевым и единичным входами второго триггера, единичный выход первого триггера соединен с седьмым входом третьего логического элемента, единичный выход второго триггера соединен с седьмым входом второго и с восьмым входом третьего логических блоков, при этом п тый и шестой выходы первого логического блока соединены соответственно с входами установки режима сложени и вычитани первого и второго реверсивж х счетчиков, второй и третий выходы второго логического блока соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с вторым и третьим выходами третьего логического блока, первый выход которого соединен с входом сдвига влевона один разр д распределител импульсов, а выход первого элемента ИЛИ соединен с вторь т входами элемеитов И второй группы, выход второго элемента ИЛИ соединен вторыми входами элементов И первой группы.
Источники информации, прин тые во внимание при экспертизе
1, Авторское свидетельство СССР по за вке № 2725739/21, кл. Н 03 К 13/02, -01.02.79.
фуг.
€ЬL .J
lej
tsCMWete ммЯ
п
ф1/9.2
ft