SU1211732A1 - Устройство дл контрол дешифратора - Google Patents

Устройство дл контрол дешифратора Download PDF

Info

Publication number
SU1211732A1
SU1211732A1 SU833672546A SU3672546A SU1211732A1 SU 1211732 A1 SU1211732 A1 SU 1211732A1 SU 833672546 A SU833672546 A SU 833672546A SU 3672546 A SU3672546 A SU 3672546A SU 1211732 A1 SU1211732 A1 SU 1211732A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
elements
block
inputs
group
Prior art date
Application number
SU833672546A
Other languages
English (en)
Inventor
Анатолий Александрович Чечин
Михаил Васильевич Гоцаков
Original Assignee
Харьковское Высшее Военное Инженерное Краснознаменное Училище
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковское Высшее Военное Инженерное Краснознаменное Училище filed Critical Харьковское Высшее Военное Инженерное Краснознаменное Училище
Priority to SU833672546A priority Critical patent/SU1211732A1/ru
Application granted granted Critical
Publication of SU1211732A1 publication Critical patent/SU1211732A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

Изобретение относитс  к автомаике и вычислительной технике и моет быть использовано в вычислитель ых устройствах, системах автомати- ированного управлени  и контрол , овышенной надежности.
Целью изобретени   вл етс  упрощение устройства.
На чертеже приведена функциональна  схема предлагаемого устройства .
Устройство дл  контрол  дешифратора содержит блок контрол , блок 2 элементов И, блок 3 элементов ИЛИ, блбк. 4 элементов И.дубли- рующий дешифратор 5. и информационный вход 6 устройства.
Блок 1 контрол  дешифратора Со- держит элемент И-НЕ 7, элементы ИЛИ-8 - 11, элемент И 12, элемент ИСКЛЮЧАЮЩЕЕ Ш1И-НЕ 13 и выход 14 сигнала ошибки (сбо ).
Вход 6 контролируемого дешифратора подключен к первьм входам блока элементов И 2, к элементу ИЛИ 9 и элементу ИСКЛЮЧАЩЕЕ ИЛИ-НЕ 13. Выходы дублирующего дешифратора 5 подключены к вторым входам блока элементов И 2, первьм входам блока элементов И 4 и А многовходовому элементу ИЛИ 11 блока контрол . Выходы блока элементов И 2 подключены к первым входам блока элементов ИЛИ 3 и многовходовому элементу ИЛИ 8 блока контрол , а выходы второго блока элементов И 4 - к вторым входам блока элементов ИЛИ 3, а его выходы  вл ютс  выходом уст ройства.
В блоке 1 контрол  входы элемента И-НЕ 7 соединены с выходами элементов ИЖ 8 и 9, а выход элемента И-НЕ 7 соединен с первыми входами элемента ИЛИ 10 и элемеи- та И 12. Выход элемента ИЛИ 11 соединен с вторьм входом элемента И 12, ВЕЛсод которого соединен с вторыми входами блока элемеитов И 4. Выход , элемента ИСКЛЮЧАЩЕЕ ИЛИ-ИЕ 13 соеди нен с вторым входом элемента ИЛИ 10, выход 14 которого  вл етс  выходом о сбое устройства. В общем случае к отказам дешифраторов можно отнести следующее: 1. Возбуждаетс  одна, но не требуема  выходна  шина , 2. не возбуждаетс  ни одна выходна  шина; 3, вместе с требуемой выходной шиной возбуждаетс  одна или несколько нетребуемых.
732 2
Устройство вы вл ет все эти отказы в контролируемом дешифраторе, а также производит коррекцию его работы при всех видах отказов. Веро тность правильной коррекции дл  случаев I и 2 равна 0,5. Кроме того,, предлагаемое устройство сигнализирует о неправильной работе дублирующего дешифратора дл  случаев 1 и 2.
Устройство работает следующим образом.
При отсутствии отказов в контролируемом и дублирующем дешифраторах возбуждаютс  одни и те же требуемые
5 шины, сигналы с которых попарно совпадают в блоке 3 элементов Р1ПИ, с выхода которого сигнал с требуемой шины контролируемого дешифратора поступает на вход блока 3 элемен0 тов ИЛИ. В этом случае сигнал логической 1 поступает через элемент ИЛИ В на первый вход элемента И-НЕ 7 На входе элемента И-НЕ 7 присутствует логический О, который через
5 первый вход элемента ИЛИ Ю проходит, на вход 14, сигнализиру  о правильной работе устройства. При возбужде НИИ одной, но не требуемой выходной шины контролируемого дешифрато- ра (случай l) на входе-блока 2 эле-, ментов И сигналы отсутствуют. Тогда в блоке 1 контрол  через элемент ИЛИ 8 на первый вход элемента И-НЕ 7 поступает логический О, а На выходе элемента - логическа  1, котора ,
пройд  через элемент ИЛИ 10, присут- ствует на вькоде 14, сигнализиру  о сбое (отказе) . Одновременно с выхода Элемента И-НЕ 7 логическа  1 поступает на второй вход элемента И 12 и открывает его, так как на его первый вход поступает логическа  1 от дублирующего дешифратора через элемент ИЛИ 11. Тогда логическа  1 с выхода элемента И 12 открывает блок 4 элементов И, на выходе которого по вл етс  скорректированный результат дешифрации, поступающий через блок элементов ШШ на информационный выход устройства.
Если имеют место отказв контро- . лируемого дешифратора, про вл ющиес  в том, что на его выходах не возбуждаетс  ни одна из,требуемых шин (случай 2), то на входе элемента
5 ИЛИ 9 присутствует нуль, поступающий на второй вход элемента И-НЕ 7, на выходе которого - логическа  1, проход ща  на выход 14, фиксиру  по 
0
3
ление. отказа (сбо ) в контролируемом дешифраторе. Аналогично рассмотренно му, логическа  1, пройд  через элемент И 12, открьшает блок 4 элементов И, который снова осуществл ет коррекцию результата дешифрации, поступающего на выход устройства через блок 3 элементов ИЛИ.
В случае отказов контролируемого дешифратора, привод щих к возбуждению требуемой и нетребуемой шин на его выходах (случай 3J, сигнал логической 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 13 через элемент ИЛИ 10 поступает на выход 14 блока контрол , фиксиру  неисправную работу контролируемого дешифратора. Сигналы с выходов контролируемого и дублируемого дешифраторов попарно совпадают на входах блока 2 элементов И, с выхода которого скор-- ректированный результат дешифрации проходит на выход блока 3 элементов ИЛИ.
Редактор Н.Швыдка  Заказ 641/53
Составитель И.Сигапов Техред Т.Тулик
Корректор Е
Тираж 673Подписное
ВНИИПИ Государственного комитета СССР
по делим изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5
Филиал ППП Патент, г.Ужгород, ул.Проектна ,4
2
При отказах дублирующего дешифратора (в случа х 1 и 2 ) на выходе блока 2 элементов И присутствуют логические О, которые поступают
на вход элемента ИЛИ 8, логический О с выхода элемента ИЛИ 8 инвертируетс  элементом И-НЕ 7 и логическа  1 поступает на выход 14 блока 1 контрол , сигнализиру  об
отказе дублирующего дешифратора.
В случае возбуждени  требуемой и нетребуемой шин дублирующего дешифратора (слзгчай 3) в блоке 2 элементов И происходит логическое умножение сигналов с выходов обоих дешифраторов и коррекци  результата дешифрировани  дублирующего дешифратора , при этом сигнал об отказе не выдаетс . Дл  его получени 
необходимо выходы дублирующего дешифратора соединить с входами дополнительного элемента ИСКЛЮЧАКЦЕЕ ИЛИ-НЕ, а его выход - с входом элемента ИЛИ 10.
Составитель И.Сигапов Техред Т.Тулик
Корректор Е. Сирохман

Claims (1)

  1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕШИФРАТОРА, содержащее дублирующий дешифратор, первый и второй блоки элементов И, блок элементов ИЛИ и блок контроля,, содержащий четыре элемента ИЛИ, элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-HE, причем группа входов контролируемого дешифратора соединена с группой входов первого блока элементов И, с группой входов первого элемента ИЛИ и с группой входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-HE, выход которого соединен с первьм входом второго элемента ИЛИ блока контроля, выход которого является выходом неисправности устройства, выход'дубг пирующего дешифратора соединен с первой группой входов второго блока элементов И и второй группой входов .дервого элемента И, выход · которого соединен с первой группой входов блока элементов ИЛИ и группой входов третьего элемента ИЛИ, группа выходов дублирующего дешифратора соединена с группой входов четвертого элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого соединен с второй группой входов второго блока элементов И, группа выходов которого соединена с второй труп- . пой входов блока'элементов ИЛИ, выход блока элементов ИЛИ является выходом результата устройства, о тличающееся тем, что, с целью упрощения устройства, в блок контроля введен элемент И-НЕ, выходы первого и третьего элементов ИЛИ блока контроля соединены соответственно с первым и вторым входами элемента И-НЕ, выход которого соединен с вторыми входами .второго элемента ИЛИ и элемента И.
    SU .... 1211732
SU833672546A 1983-12-13 1983-12-13 Устройство дл контрол дешифратора SU1211732A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833672546A SU1211732A1 (ru) 1983-12-13 1983-12-13 Устройство дл контрол дешифратора

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833672546A SU1211732A1 (ru) 1983-12-13 1983-12-13 Устройство дл контрол дешифратора

Publications (1)

Publication Number Publication Date
SU1211732A1 true SU1211732A1 (ru) 1986-02-15

Family

ID=21092852

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833672546A SU1211732A1 (ru) 1983-12-13 1983-12-13 Устройство дл контрол дешифратора

Country Status (1)

Country Link
SU (1) SU1211732A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 386387, кл. q 06 F 11/00, 1973. Авторское свидетелвство СССР № 811262, кл. Q 06 F 11/00,1981. *

Similar Documents

Publication Publication Date Title
US3829668A (en) Double unit control device
AU568977B2 (en) Dual processor error detection system
AU580730B2 (en) Self-checking computer circuitry
JPS626263B2 (ru)
US4665522A (en) Multi-channel redundant processing systems
SU1211732A1 (ru) Устройство дл контрол дешифратора
SU811262A1 (ru) Устройство дл контрол дешифратора
JPH064415B2 (ja) 鉄道信号用出力リレーの駆動回路
JPH11143841A (ja) 照合回路
JPH09198124A (ja) 多重化制御装置
SU1104697A1 (ru) Устройство дл управлени отключением резервных каналов
SU424120A1 (ru) Устройство для контроля дублированных систем управления
SU962959A1 (ru) Адаптивное резервированное устройство
JPS6359241A (ja) 電子装置入出力部の機能点検方式
SU556443A1 (ru) Устройство дл контрол дешифратора
SU1305683A1 (ru) Устройство дл восстановлени информации в многоканальных вычислительных системах
SU1018255A1 (ru) Трехканальное восстанавливающее резервированное логическое устройство
SU645160A2 (ru) Устройство дл указани неисправности в дублированных дискретных автоматах
SU1034030A2 (ru) Устройство дл контрол дешифраторов
SU1252783A1 (ru) Устройство дл контрол дешифратора
SU1236474A2 (ru) Устройство управлени
JPS59106018A (ja) 障害検出回路
SU1439595A1 (ru) Устройство дл контрол дешифраторов
JPH061401B2 (ja) 制御装置のバツクアツプ方式
JPS6227814A (ja) 故障検出回路