SU1252783A1 - Устройство дл контрол дешифратора - Google Patents
Устройство дл контрол дешифратора Download PDFInfo
- Publication number
- SU1252783A1 SU1252783A1 SU833581540A SU3581540A SU1252783A1 SU 1252783 A1 SU1252783 A1 SU 1252783A1 SU 833581540 A SU833581540 A SU 833581540A SU 3581540 A SU3581540 A SU 3581540A SU 1252783 A1 SU1252783 A1 SU 1252783A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- decoder
- output
- information
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к области цифровой вычислительной техники и может быть использовано в запоминающих устройствах при контроле адресных трактов и в многоканальных устройствах коммутации. Целью устройства вл етс повьппение достоверности контрол . Сигналы с выхода ; контролируемого дешифратора устанавливают в единичное состо ние соответствующие триггеры группы блока сравнени и через первый элемент ИЛИ. опрашивает дублирующий дешифратор, информационные входы которого объединены с информационным входом контролируемого дешифратора. Выходы дублируклцего дешифратора устанавливают в нулевое состо ние соответстг- вующие триггеры группы блока сравнени . После этого через элемент задержки анализируетс состо ние группы триггеров. При ненулевом состо нии триггеров формируетс сигнал неисправности . 1 ил. i
Description
Итобретеине относитс к нифро- Boi i вычислительной технике и может быть использовано в запоминающих устройствах и многоканальных устройствах коммутации.
Цель изобретени . - повышение достоверности контрол .
На чертеже приведена функциональна схема устройства дл контрол дешифратора и подключенный к нему контролирумый дешифратор.
Прин ты следующие обозначени : регистр 1, контролируемый 2 и дублирующий 3 дешифраторы, элемент И 4, триггер 5 неисправности, элементы ИЛИ 6 и 7, элемент 8 задержки, блок 9 сравнени , группа 10 триггеров блока 9 сравнени , группа 11 элементов И блока 9 сравнени , тактовый вход 12 устройства, информаци- оиньгй вход 13 устройства, выход 14 неисправности устройства, установочный вход 15 устройства.
Устройство работает следующим образом.
Дешифрируемый код с информационного входа 13 устройства поступает на регистр 1, с выхода которого поступает на информационные входы контролируемого 2 и дублирующего 3 дешифраторов , Сигнал опроса поступает с тактового входа 12 устройства на первый вход элемента И 4. В исходном состо нии триггер 5 неисправности находитс в нулевом состо нии, поэтому сигнал опроса проходит через элемент И 4 на стробирующий вход контролируемого дешифратора 2 и eдии гчный вход триггера 5 неисправности , запреща прохождение очередного импульса опроса.
Сигнал с выхода контролируемого дешифратора 2 устанавливает в едининое состо ние соответствующий тригг группы 10 и через первый элемент ИЛИ 6 поступает на стробирукиций вхо дублирующего дешифратора 3 и элемента 8 задержки.
Сигнал с выхода дублирующего дешифратора 3 устанавливает в нулевое состо ние соответствующий триггер группы 1 О.
Если деш {фраторы 2 и 3 работают правильно, то к моменту поступлени сигнала на второй вход первого элемента И группы 11 с выхода элемента 8 задержки все триггеры группы 10 оудут находитьс в нулевом состо ни
0
и сигнал с выхода элемента 8 задержки пройдет через последовательно соединенные элементы И группы 1 1 на вход второго элемента ИЛИ 7 и установит в нулевое состо5}ние триггер неисправности . Таким образом, разрешаетс прохождение очередного сигнала опроса через элемент И 4.
В том случае, когда один из дешифраторов 2 и 3 неисправен, сигналы у них могут формироватьс на разных выходах. При этом один из триггеров группы 10, установленный-в единичное состо ние сигналом с вы- 5 хода дешифратора 2, не будет сброшен в нулевое состо ние сигналом с выхода дешифратора 3. Сигнал с вькода элемента 8 задержки не пройдет на установку в нулевое состо ние триггера 5 неисправности. На выходе 14 неисправности устройства при этом формируетс нулевой сигнал, говор щий о неисправности дешифратора, и дальнейший опрос дешифратора 2 будет запрещен до того момента, пока триггер 5 неисправности не будет установлен в нулевое состо ние сигналом начальных установок по установочному входу 15 устройства.
Если неисправность контролируемого дешифратора 2 приводит к отсутст- ,вию сигналов на его выходах, то и в этом случае триггер 5 неисправности останетс в единичном состо нии, поскольку будет отсутствовать сигнал на выходе первого элемента ИЛИ 6.
Выбранна структура блока 9 сравнени позвол ет обнаружить короткие импульсные помехи, возникающие на выходах контролируемого дешифратора 2 в интервалах между сигналами опроса.
Состо ние триггеров группы 10 блока 9 сравнени позвол ет определить неисправный выход контролируемого дешифратора 2.
5
0
5
0
5
Claims (1)
- Формула изобретениУстройство дл контрол дешифратора , содержащее дублирующий дешифратор , блок сравнени и элемент И, причем группа выходов дублирующего дешифратора соединена с первой груп- пой информационных входов блока сравнени , втора группа информа- ционньп входов которого соединена с группой выходов контролируемого де3шифратора, информационный вход дублирующего дешифратора объединен с информационным входом контролируемого дешифратора, первый вход элемента И вл етс тактовым входом устройства отличающеес тем, что, с целью повьш1ени достоверности контрол , в него введены два элемента ИЛИ, триггер неисправности, элемент задержки и регистр, блок сравнени содержит группу триггеров и группу элементов И, причем нулевые и единичные входы всех триггеров группы блока сравнени вл ютс соответственно первой и второй груп- пами информационных входов блока, инверсные выходы триггеров группы блока сравнени соединены с первыми входами соответствующих элементов И группы блока сравнени , выход эле- мента И соединен со стробирующим входом контролируемого дешифратора и единичным входом триггера неисправности , инверсный выход которого соединен с вторым входом элемента И834и вл етс выходом неисправности устройства, выход первого элемента ИЛИ соединен со стробирующим входом дублирующего дешифратора и входом элемента задержки, выход которого соединен с вторым входом первого элемента И группм блока сравнени , выход последие о элемента И группы блока сравнени соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым входом триггера неисправности, второй вход второго элемента ИЛИ вл етс установочным входом устройства, информационный вход регистра вл етс информационным входом устройства, информационный выход регистра соединен с информационным входом дублирующего дешифратора, группа входов первого элемента ИЛИ соединена с группой выходов контролируемого дешифратора , в блоке сравнени выход каждого предыдущего элемента И группы соединен с вторым входом последующего элемента И группы.вРедактор В.ПетрашСоставитель В.Гречнев Техред В.КадарЗаказ 4621/49 Тираж 671ПодписноеВНИИГШ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4Корректор Е. Сирохман
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833581540A SU1252783A1 (ru) | 1983-04-20 | 1983-04-20 | Устройство дл контрол дешифратора |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833581540A SU1252783A1 (ru) | 1983-04-20 | 1983-04-20 | Устройство дл контрол дешифратора |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1252783A1 true SU1252783A1 (ru) | 1986-08-23 |
Family
ID=21059905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833581540A SU1252783A1 (ru) | 1983-04-20 | 1983-04-20 | Устройство дл контрол дешифратора |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1252783A1 (ru) |
-
1983
- 1983-04-20 SU SU833581540A patent/SU1252783A1/ru active
Non-Patent Citations (1)
Title |
---|
Селлерс Ф. Методы обнаружени ошибок в работе ЭЦВМ. - М: Мир, 1972, с. 228, фиг. 12.3. Там же, с. 229, фиг.12.6. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1252783A1 (ru) | Устройство дл контрол дешифратора | |
SU1130870A1 (ru) | Устройство дл контрол распределител | |
SU1275450A1 (ru) | Устройство дл контрол последовательности прохождени сигналов | |
SU1305683A1 (ru) | Устройство дл восстановлени информации в многоканальных вычислительных системах | |
SU1431061A1 (ru) | Резервированный распределитель импульсов | |
SU955072A1 (ru) | Устройство дл проверки функционировани логических схем | |
SU1615725A1 (ru) | Устройство дл контрол хода программы | |
SU1043668A1 (ru) | Устройство дл контрол счетчиков импульсов | |
SU1242963A1 (ru) | Устройство дл контрол адресных шин интерфейса | |
SU1354195A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1086433A1 (ru) | Устройство дл тестового контрол цифровых блоков | |
SU1520483A1 (ru) | Устройство дл контрол | |
SU1439602A1 (ru) | Устройство дл контрол объектов дискретного действи | |
SU1300417A1 (ru) | Устройство дл распределени сигналов с самоконтролем | |
SU1264181A1 (ru) | Устройство дл контрол БИС | |
SU1236485A1 (ru) | Устройство дл контрол схем сравнени | |
SU1091167A1 (ru) | Устройство дл контрол источника последовательности импульсов | |
SU1332322A1 (ru) | Устройство дл контрол логических блоков | |
SU1057946A1 (ru) | Устройство дл контрол дешифратора | |
SU1015500A1 (ru) | Кольцевой счетчик с устройством обнаружени ошибок | |
SU1394432A1 (ru) | Делитель частоты следовани импульсов | |
SU1401587A1 (ru) | Устройство дл контрол последовательности чередовани импульсов | |
SU1522215A2 (ru) | Устройство дл контрол выполнени программ | |
SU1206982A1 (ru) | Устройство дл управлени контролем и реконфигурацией цифровых объектов | |
SU1015389A1 (ru) | Устройство дл контрол мажоритарных блоков |