JPH09198124A

JPH09198124A - 多重化制御装置

Info

Publication number: JPH09198124A
Application number: JP710996A
Authority: JP
Inventors: Masaya Ichinose; 雅哉一瀬; Motoo Futami; 基生二見; Yuzuru Kubota; 譲久保田; Mikisuke Higuchi; 幹祐樋口; Mitsusachi Motobe; 光幸本部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-01-19
Filing date: 1996-01-19
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】出力がアナログ量であるような制御系を２重化
構成としたときに、他の制御系と独立に演算結果を判定
および評価することで誤りを判定する多重化制御装置を
提供する。【解決手段】制御系１及び制御系１′は同じ機能を有し
ており、１つの信号が１００及び１０１として２重化さ
れ、該制御系１及び制御系１′に各々入力される。該制
御系１及び制御系１′は、それぞれ入力信号に対して処
理および誤り検出符号の作成を行い、制御演算結果のア
ナログ制御信号２及び２′と誤り信号３及び３′を出力
する手段を有する。また、判定部４は、該制御系１及び
制御系１′から誤り符号と制御演算の結果を受け取り、
正しい制御信号１０２を出力する手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御系の高信頼化
に関し、とりわけアナログ制御信号を出力する多重化構
成制御系に適する誤りを検出する手段を備えた制御装置
に関する。

【０００２】

【従来の技術】制御装置の信頼性の向上のために、制御
系の多重化が行われている。制御系を２重化とした場
合、２つの出力の比較により誤りを判定する。しかし、
一方で誤りが発生すると出力が異なるので誤りが発生し
たことはわかるが、どちらの信号が正しいかという判断
は信号の比較のみでは行えない。このような場合に、例
えば特開平2−178702 号公報では、多重化した他の制御
系の情報を取得して判断する方法あるいは信号の突変を
検出する方法がとられている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、制
御系を二重化構成とした場合、あるいは三重化構成制御
系の１重故障の場合、一方の系が故障し、制御系が一重
運転しているとき他制御系の情報が入力されなくなると
演算結果の誤りを判定できない問題がある。本発明の第
１の目的は、このような場合に信号の誤りを判定できる
制御装置を提供することにある。

【０００４】また、信号の突変により誤りを判定する場
合は、信号の突変と判断されないような演算の誤りが生
じた場合、二重化した制御系の２つの演算結果に対して
どちらの結果が誤りであるか比較判定ができない問題が
ある。本発明の第２の目的は、このような場合にどちら
の系の演算結果が正しいか判定できる制御装置を提供す
ることにある。

【０００５】また、スイッチング素子をオン，オフする
駆動信号の各出力の状態の正当性は、出力のパターンそ
のものから判定することは困難で、この出力を決定した
演算の正当性をも合わせて評価する必要がある。本発明
の第３の目的は、このような場合に演算の正当性を評価
できる制御装置を提供することにある。

【０００６】

【課題を解決するための手段】上記第１の目的を達成す
るため、演算ブロックを１つの入力信号に対して同一の
演算を同一のマイコンで時間を遅らせて複数回行わせる
ソフト的時分割多重化構成として、さらに複数回の演算
結果の比較結果から他制御系と独立に誤り信号を作り出
して判定部に出力させ、判定部に誤り判定手段を設ける
ようにした。

【０００７】また上記第２の目的を達成するため、演算
部は制御系の過去の演算結果に基づいた予測信号もしく
は予測信号の作成を可能とする演算情報を出力し、判定
部に予測結果と出力結果の比較により誤りを判定する予
測判定手段を設けるようにした。

【０００８】また上記第３の目的を達成するため、予測
判定およびソフト的時分割多重化構成により制御信号に
冗長度を持たせるようにした。

【０００９】前記各演算部は、ソフト的時分割多重化構
成による演算部の複数回の演算結果を比較し、誤りを検
出して、他の制御系と独立に誤り符号を出力する。判定
手段は、誤り符号を用いて演算の誤りまたはどの演算装
置で誤りが生じたかを検出する。この様な時間的に多重
化した構成により誤り符号を出力するので他制御系と独
立して自制御系の演算の誤りを検出できる多重化制御装
置を提供できる。

【００１０】前記予測判定手段において、演算部は演算
の結果から予測判定用の信号を出力し、予測判定手段
は、前回の演算結果から変化点を予測して許容誤差範囲
を決定し、今回の演算結果の誤りを判定する。これによ
り２重系のどちらで誤りが生じたか判断できない場合あ
るいは一方の制御系が故障した場合でも、予測判定を行
うことで自己の制御系の演算結果に対し評価ができ、安
定に動作する多重化制御装置を提供できる。

【００１１】ソフト的時分割多重化構成および予測判定
により制御信号の冗長度を持たせることで、演算の誤り
を検出できる多重化制御装置を提供できる。

【００１２】

【発明の実施の形態】以下、発明の実施例を図面を用い
て説明する。図１に、本発明による一実施例の制御系の
構成を示す。同図は、制御系を２重化としたときの構成
を表わしている。制御系１及び制御系１′は同じ機能を
有しており、１つの入力信号が１００及び１０１として
２重化され、該制御系１及び制御系１′に各々入力され
る。該制御系１及び制御系１′は、それぞれの入力信号
に対して処理および誤り符号の作成を行い、演算結果の
ｎ個のアナログ制御信号２及び２′，誤り信号３及び
３′を出力する。

【００１３】また、同図において制御系のアナログ制御
信号２及び２′が、パルスによるオン，オフ指令のよう
にパリティ等の冗長性を付加することができないような
信号であり、かつ該出力信号に高い信頼性が要求される
場合、該出力信号とともに誤り判定用に少なくとも１ビ
ットの誤り信号３及び３′を出力することで該出力信号
に冗長性をもたせることができる。また、複数の演算結
果を出力先グループ毎に１つの誤り信号を加えて出力す
ることもできる。

【００１４】また、同図において判定部４は、該制御系
１及び制御系１′から誤り信号３及び３′と制御演算の
結果のアナログ制御信号２及び２′を受け取る。該判定
部は、どちらの系にも誤りが生じていなければ該制御系
１の結果を制御信号１０２として出力し、該制御系１に
誤りが生じたときは、該制御系１′の結果を制御信号１
０２として出力する。このように、制御系が他制御系の
情報を用いず、自制御系の誤り符号を出力するため、２
重系の場合でも該判定部は、どちらか一方の系が故障し
た場合であっても誤りが発生したことを特定できる。

【００１５】図２に、本発明による他の実施例の制御系
の構成を示す。本実施例は、該制御系１及び制御系１′
を構成する要素が演算要素の場合の実施例を示してい
る。同図において、該制御系１及び制御系１′は、それ
ぞれ演算部７と演算部７′，比較演算部８と比較演算部
８′，誤り信号作成部９と誤り信号作成部９′によって
構成されている。演算部から誤り符号を作成する方法と
して、ソフト的時分割多重化構成を用いる。図３に、ソ
フト的時分割多重化構成の処理と時間の関係を示す。ソ
フト的時分割多重化構成は、同一の演算を同一のマイコ
ンで時間を遅らせて複数回行わせる方法である。図２を
用いて誤り符号の出力までの流れを説明する。制御系１
において、入力信号１００は演算部７に入り、該演算部
は該入力信号に対してプログラムを２回実行する。該演
算部は実行結果Ｔ１とＴ２を比較演算部８に出力し、該
比較器は該実行結果を比較し、比較結果を誤り信号作成
部９に出力し、該誤り符号作成部はフラグを立てること
によって誤り信号３を判定部４に出力する。また、該演
算部は実行結果Ｔ１を該判定部にアナログで出力する。
同様に、制御系１′において、入力信号１０１は演算部
７′に入り、該演算部は該入力信号に対してプログラム
を２回実行する。該演算部は実行結果Ｔ３とＴ４を比較
演算部８′に出力し、該比較器は該実行結果を比較し、
比較結果を誤り信号作成部９′に出力し、該誤り符号作
成部はフラグを立てることによって誤り符号を判定部４
に出力する。また、該演算部は実行結果Ｔ３を該判定部
にアナログで出力する。これにより、制御系が他制御系
の情報を用いず、自制御系の誤り符号を出力できる。ま
た、制御系が複数の演算要素で構成される場合、処理時
間短縮のため、制御系の重要な部分に限定してソフト的
に多重化する方法も考えられる。

【００１６】また、同２において、判定部４は多重化し
た制御系の終端に位置し、該制御系１及び制御系１′か
ら誤り信号３及び３′と制御演算結果Ｔ１およびＴ３の
アナログ制御信号２及び２′を受け取る。該判定部は、
どちらの系にも誤りが生じていなければ該制御系１の結
果Ｔ１を出力し、該制御系１に誤りが生じたときは、該
制御系１′の結果Ｔ３を出力する。

【００１７】また、図２における演算結果から誤り判定
までの流れを、図４にフローチャートで示す。図４か
ら、該制御系１及び制御系１′は、他の制御系の情報を
用いずに自己の制御系のみで誤り符号を作成でき、判定
部は制御系の誤りを判定できることがわかる。また、図
５に真理表を示す。制御系は他制御系と独立して誤り符
号を作成しているため、どちらかの系が正常であれば正
しい制御信号を出力できる。このように、該制御系１及
び制御系１′のどちらかの系が故障した場合でも、他の
制御系の情報を用いずに誤り符号を作成しているため、
判定部は誤りを検出できる。

【００１８】図６に、本発明による他の実施例の制御系
の構成を示す。本実施例は、該制御系１及び制御系１′
を構成する要素が複数の演算要素を含む場合の実施例を
示している。同図において、該制御系１は、演算部２０
０，演算部２０１および演算部２０２によって構成され
ており、該制御系１は判定部に演算結果のアナログ制御
信号２と誤り信号３を出力する。同様に、該制御系１′
は、演算部２００′，演算部２０１′および演算部２０
２′によって構成されており、該制御系１′は判定部に
演算結果のアナログ制御信号２′と誤り信号３′を出力
する。演算部から誤り符号を作成する方法として、ソフ
ト的時分割多重構成を用いる。該制御系１を構成する各
演算ブロックが出力した各誤り符号は、該制御系１の論
理演算部２０３で論理演算され、該制御系１は誤り信号
３を判定部４に出力する。同様に、該制御系１′を構成
する各演算ブロックが出力した各誤り符号は、該制御系
１′の論理演算部２０３′で論理演算され、該制御系
１′は誤り信号３′を判定部４に出力する。これによ
り、制御系は、制御系が複数個の演算要素で構成される
場合でも他制御系の情報を用いず、自制御系の誤り符号
を出力できる。

【００１９】また、判定部４は、多重化した制御系の終
端に位置し、該制御系１及び制御系１′から誤り信号３
及び３′と制御演算結果のアナログ制御信号２及び２′
を受け取る。該判定部は、どちらの系にも誤りが生じて
いなければ該制御系１の演算結果のアナログ制御信号２
を出力し、該制御系１に誤りが生じたときは、該制御系
１′の演算結果のアナログ制御信号２′を出力する。該
制御系１及び制御系１′のどちらかの系のある１つの演
算要素で誤りが生じた場合でも、他の制御系の情報を用
いずに誤り符号を作成しているため、判定部は誤りを検
出できる。

【００２０】さらに本実施例では、前記誤り符号作成手
段と組み合わせることで、制御系の演算ブロック２０
０，２０１，２０２，２００′，２０１′，２０２′の
誤りを表示手段３００，３０１，３０２，３００′，３
０１′，３０２′を用いて人間に知らせる故障検出器を
簡単に構成できる。

【００２１】図７に、故障検出器を備えた制御系の構成
を示す。図６に示した制御系の構成との違いは、各演算
部が自己の誤り符号を用いて演算の誤りを知らせる表示
手段を有することである。これにより、制御系が多数の
演算装置で構成されており、出力信号から故障の発見箇
所が特定できないような制御系においても、表示手段を
設けることで多重化制御系のどの部分で故障が生じたか
容易に発見でき、修理時間を短縮することで信頼性の向
上を図ることができる。

【００２２】図８に、本発明による他の実施例の制御系
の構成を示す。本実施例は、該制御系１及び制御系１′
を、ソフト的時分割多重化構成および予測判定法により
構成し、誤りを判定する２重化制御系の構成を示してい
る。同図において、制御系１の予測判定は、該ソフト的
時分割多重化構成による演算結果Ｔ１，Ｔ２のうちＴ１
を用いるとする。演算部７は、演算結果Ｔ１をＤ／Ａ変
換器１１に出力し、アナログ変換器はアナログデータを
誤り信号判定部１２に出力する。また、演算ブロックは
演算結果Ｔ１，Ｔ２をアナログ信号で判定部４に出力す
る。予測判定部は判定結果をフラグを用いて判定部４に
出力する。同様に、制御系１′の予測判定は、該ソフト
的時分割多重化構成による演算結果Ｔ３，Ｔ４のうちＴ
３を用いるとする。演算部７′は、演算結果Ｔ３をＤ／
Ａ変換器１１′に出力し、アナログ変換器はアナログデ
ータを誤り信号判定部１２′に出力する。また、演算ブ
ロックは演算結果Ｔ３，Ｔ４をアナログ信号で判定部４
に出力する。予測判定部は判定結果をフラグを用いて判
定部４に出力する。これにより、制御系が他制御系の情
報を用いず、自制御系の誤り符号を出力できる。

【００２３】図９に、予測判定の判定法を説明するため
の概念図を示す。該予測判定部は、前回，前々回に予測
判定に用いた値を保持しており、その値から今回の演算
結果（Ｔ１あるいはＴ３）の値を予測し、今回の値が許
容誤差範囲内に存在すれば、制御信号として用いても制
御対象に影響を及ぼさないと判定し、許容誤差範囲内に
存在しない場合は制御信号として不適であるという誤り
符号を出力する。

【００２４】また、制御系が、該ソフト的時分割多重化
構成および該予測判定法の機能を有する場合の、誤り符
号作成から判定部までの流れを図１０のフローチャート
に示す。また、判定部が行う判定を図１１に真理表とし
て示す。図１０および図１１より、該ソフト的時分割多
重化構成に該予測判定を加えることで、該ソフト的時分
割多重化構成では判定できないような誤りも判断できる
ようになり、該ソフト的時分割多重化構成で判断できな
い誤りも検出できる。このように、該予測判定法を行う
ことで、信頼性のある制御装置が実現できる。

【００２５】図１２に、本発明による他の実施例の制御
系の構成を示す。本実施例は、電流あるいは電圧を検出
するセンサと、アナログ波形をデジタル化するＡ／Ｄ変
換器１６及び１６′、コントローラ演算を行う演算部１
５及び１５′誤り信号判定部１０，誤り信号作成部９及
び９′及び１３及び１３′、これらを結ぶ信号伝送路で
構成されている。同図はインバータの制御系の構成につ
いて示したものである。Ｔ１，Ｔ２は制御系１の演算ブ
ロック１５をソフト的時分割多重化構成としたときの演
算結果を示している。Ｔ３，Ｔ４は制御系１′のコント
ローラ演算５′をソフト的時分割多重化構成としたとき
の各出力を示している。制御系１は演算部出力Ｔ１，Ｔ
２を比較演算部８で比較し、誤り信号作成部９によりフ
ラグを出力する。同様に、制御系１′も演算部出力Ｔ
３，Ｔ４を比較演算部８′で比較し、誤り信号作成部
９′によりフラグを出力する。また、信号の突変は検出
できないが、演算結果に不一致が生じた場合にどちらの
信号が正しいか判定するために、演算結果Ｔ１とＴ３お
よびＰＷＭ作成のための三角波をそれぞれＤ／Ａ変換器
１１とＤ／Ａ変換器１１′及びＤ／Ａ変換器１４とＤ／
Ａ変換器１４′によりアナログ値に戻し、その結果が前
回使用した値の許容誤差範囲内であるかを、誤り信号判
定部１２および誤り信号判定部１２′および判定部１０
００および判定部１０００′でそれぞれ判定する。判定
の結果、許容誤差範囲外に演算結果がある場合、誤り信
号作成部１３および誤り信号作成部１３′および符号出
力手段1001および誤り符号出力手段１００１′で誤り符
号を出力する。これにより、どちらの系で誤りが生じた
か判定できない場合でも、許容範囲内であれば制御対象
に影響を与えないと判断して制御信号を出力することで
制御対象を停止させることなく制御できる。このよう
に、本実施例によれば制御系のどちらの系で誤りが生じ
たか比較判定できない場合に予測判定を行うことで判定
でき、また一方の制御系が故障した場合でも自制御系で
誤り符号を作成しているため誤りを検出でき、高信頼な
インバータの２重化制御装置を実現できる。

【００２６】図１３に本発明による他の実施例の制御系
の構成を示す。本実施例は、インバータおよび制御系Ａ
および制御系Ｂおよび誤り判定部を有する。以下、発明
の実施例を図面を用いて説明する。図１３において制御
系Ａ及び制御系Ｂは同一の入力信号に対して、同一の演
算を行い、制御信号２３及び２３′を誤り判定部に出力
する。このとき前記制御系Ａ及び制御系Ｂは、出力信号
の演算の誤りまたは前記入力信号の誤りを各制御系で自
己判定し誤り信号２４及び２４′を出力する。前記判定
部は、誤り信号により演算の誤りを判定し、正しい演算
結果を出力する。これにより、信頼性を要求される電力
設備の制御系を２重化構成にした場合、１重故障が生じ
た場合でも制御信号の誤りを検出できるので信頼性の向
上を図ることができる。

【００２７】図１４に本発明による他の実施例の制御系
の構成を示す。同図に示す演算装置は、フェッチ命令お
よびデコード命令およびデータリード命令および実行命
令および書き込み命令および比較演算部およびフラグ出
力部を備える。フェッチ１とフェッチ２は同一命令のフ
ェッチ、デコード１とデコード２は同一のデコード、デ
ータリード１とデータリード２は同一のデータリード、
実行１と実行２は同一の実行命令を行う。この様に、演
算装置は各命令の実行を時間的に多重化した構成となっ
ている。このようにパイプライン処理する演算装置にお
いて、パイプライン処理をソフト的に多重化することで
短時間で複数回のプログラムが実行できる。更に比較演
算部８に実行結果を出力することで演算の実行結果を比
較でき、実行結果と共に演算の間違いをフラグを立てて
出力することができる。

【００２８】

【発明の効果】多重化した制御系の各演算部が他制御系
と独立に誤り符号を出力することで、制御系の冗長度が
０になったときでも制御信号の誤りを判定することがで
きるので、制御系を２重化構成あるいは３重化構成の１
重故障の場合の信頼性を向上できる。

【００２９】判定部で制御信号の妥当を評価するので、
２重系のどちらで誤りが生じたか比較判定できない場合
でも誤りを検出できる。

【図面の簡単な説明】

【図１】２重化制御装置のブロック図。

【図２】時分割多重化を用いた２重化構成制御装置の構
成を示す図。

【図３】ソフト的時分割多重化構成の演算処理のタイミ
ングを示す図。

【図４】時分割多重化を用いた２重化構成制御装置の判
定方法を示すフローチャート。

【図５】時分割多重化を用いた２重化構成制御装置の判
定方法を示す真理値表。

【図６】複数の演算部からなる制御系の２重化構成制御
装置の構成を示す図。

【図７】演算部の誤り検出機能を有する２重化構成制御
装置の構成を示す図。

【図８】時分割多重化および予測判定を用いた２重化構
成制御装置の構成を示す図。

【図９】予測判定法を説明する図。

【図１０】予測判定法を用いた２重化制御系の判定方法
を示すフローチャート。

【図１１】予測判定法を用いた２重化制御系の判定方法
を示す真理値表。

【図１２】パルス幅変調インバータのパルス幅変調信号
を作成する２重化構成制御装置を示す図。

【図１３】インバータの制御系の２重化構成制御装置を
示す図。

【図１４】演算装置のパイプライン処理の多重化。

【符号の説明】

１，１′，２５，２５′…制御系、２，２′…アナログ
制御信号、３，３′，２４，２４′…誤り信号、４，１
０，１２，１２′，２６，１０３…誤り信号判定部、
５，５′，６，６′…コントローラ演算、７，７′，１
５，１５′，１８，１８′…演算ブロック、８，８′…
比較演算部、９，９′，１３，１３′…誤り信号作成
部、１１，１１′，１４，１４′…Ｄ／Ａ変換器、１
６，１６′…Ａ／Ｄ変換器、１７…センサ、２２…制御
装置、２３，２３′…制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者樋口幹祐茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者本部光幸茨城県日立市大みか町七丁目２番１号株式会社日立製作所電力・電機開発本部内

Claims

【特許請求の範囲】

【請求項１】演算処理結果の制御信号をアナログで出力
する制御系を多重化した制御装置において、各演算ブロ
ックが自ブロックの演算の誤り判定用の信号を他の制御
系からの情報を用いることなく作成する手段を有し、演
算結果と共に誤り判定用の信号を出力する機能を備える
ことを特徴とする多重化制御装置。
【請求項２】制御系が、複数のスイッチング素子をオ
ン，オフさせる駆動信号を出力する制御装置において、
複数の駆動信号に加えて制御演算の正当性を示す誤り判
定用の信号を出力する機能を備えることを特徴とする制
御装置。
【請求項３】請求項１または２に記載の多重化制御装置
において、判定部は、多重化制御系の終端に位置し、各
演算ブロックから誤り判定用の信号とアナログ制御信号
を受け取り、誤り判定用の信号から演算結果の異常を判
定し、異常が検出されなかった系の演算結果を出力する
手段を備えることを特徴とする多重化制御装置。
【請求項４】請求項１または２に記載の多重化制御装置
において、各演算ブロックは、１つの入力信号に対して
同一の演算を同一のマイコンで時間を遅らせて複数回行
い、その演算結果の一致あるいは不一致から、他制御系
とは独立に誤り符号を作成し、出力する手段を有するこ
とを特徴とする多重化制御装置。
【請求項５】請求項１または２に記載の多重化制御装置
において、判定部は、多重化制御系の終端に位置し、制
御系の各演算ブロックが１つの入力信号に対して同一の
演算を同一のマイコンで時間を遅らせて複数回行い、そ
の演算結果の一致あるいは不一致から作成された誤り符
号を用いて演算結果の異常を判定し、異常が検出されな
かった系の演算結果を出力する手段を備えることを特徴
とする多重化制御装置。
【請求項６】請求項１または２に記載の多重化制御装置
において、各演算ブロックが演算結果のアナログ信号と
演算の妥当性を判断する予測判定用の信号をアナログ出
力することを特徴とする多重化制御装置。
【請求項７】請求項１または２に記載の多重化制御装置
において、予測判定部は、演算結果の妥当を判断するた
めのアナログ信号を前回使用した値と比較し、変化幅が
許容誤差範囲内であるかを判定し、誤り符号を判定部に
出力する手段を有することを特徴とする多重化制御装
置。
【請求項８】パルス幅変調インバータのパルス幅変調信
号を作成する多重化構成制御装置において、各演算ブロ
ックは変調波信号と搬送波信号をアナログ出力し、判定
部は前回の出力から今回の変化点を予測し、その予測値
と決定した変調信号との誤差により異常を判定すること
を特徴とする多重化制御装置。
【請求項９】フェッチ処理およびデコード処理およびデ
ータリード処理および命令実行等の処理をパイプライン
化した演算装置において、フェッチ，デコード，データ
リード，命令実行等の処理を複数回実行し、結果の比較
から演算の誤りを検出する手段を備えたことを特徴とす
る演算装置。
【請求項１０】請求項１，２または８に記載の多重化制
御装置において、可変速発電機またはフライホイールジ
ェネレータまたは無効電力調整装置または系統連携装置
の制御系を前記多重化制御装置により構成することを特
徴とする多重化制御装置。
【請求項１１】請求項１，２または８に記載の多重化制
御装置において、演算部が複数接続されている制御系を
多重化した場合、各演算部は自分自身の誤り信号を他の
制御系の情報を用いずに作成し、誤りの発生した演算部
を特定する出力手段を備えたことを特徴とする多重化制
御装置。
【請求項１２】請求項１，２または８に記載の多重化制
御装置において、前記判定部は、多重制御系の終端に位
置し、制御系が有する複数の演算ブロックからの誤り符
号の論理積の結果から自制御系の異常を一括判定し、正
しい演算結果を出力する手段を備えることを特徴とする
多重化制御装置。