SU811262A1 - Устройство дл контрол дешифратора - Google Patents
Устройство дл контрол дешифратора Download PDFInfo
- Publication number
- SU811262A1 SU811262A1 SU792739553A SU2739553A SU811262A1 SU 811262 A1 SU811262 A1 SU 811262A1 SU 792739553 A SU792739553 A SU 792739553A SU 2739553 A SU2739553 A SU 2739553A SU 811262 A1 SU811262 A1 SU 811262A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- output
- block
- decoder
- input
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
1
Изобретение относитс к устройствам автоматики, телемеханики и вычислительной техники и может быть использовано дл непрерывного контрол и коррекции работы различных типов дешифраторов.
Известно устройство дл контрол дешифратора 1, содержаш,ее дублируюш;ий дешифратор, группу схем нечетности по количеству выходов контролируемого и дублируюш ,его дешифраторов, элементы ИЛИ, И. Недостатком устройства вл етс отсутствие коррекции результатов дешифрировани при отказах (сбо х) контролируемого дешифратора.
Иаиболее близким по технической сущности к изобретению вл етс устройство дл контрол дешифратора 2, содержаш,ее дублируюш,ий дешифратор, два блока элементов ИЛИ, два блока элементов И, два блока контрол , триггер и элемент И.
К недостаткам известного устройства следует отнести отсутствие коррекции результатов дешифрировани , когда на выходе контролируемого дешифратора возбуждаетс одна, но не требуема шина, а также схемную избыточность, заключающуюс в необходимости построени двух специальных блоков контрол .
Целью изобретени вл етс повышение корректирующей способности и упрощение устройства.
Эта цель достигаетс тем, что устройство дл контрол дешифратора, содерж:ащее блок контрол , дублирующий дешифратор , два блока элементов И, блок элементов ИЛИ, причем группа входов дублирующего дешифратора вл етс группой
входов устройства, выход дублирующего дешифратора соединен с информационным входом первого блока элементов И, выход которого соединен с первым входом блока элементов ИЛИ и первым входом блока
контрол , выход второго блока элементов И соединен со вторым в.ходом блока элементов ИЛИ, выход которого вл етс информационным выходом устройства, содержит также третий блок элементов И, а блок
контрол содержит элементы И, ИЕ, ИЛИ, ИЛИ-НЕ, исключающее ИЛИ-НЕ. Выход первого элемента ИЛИ соединен с первым входом элемента И, с разрешающим входом третьего блока элементов И и через
элемент НЕ - с управл ющим входом первого блока элементов И. Выход элемента исключающее ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ, выход которого вл етс выходом сбо устройства . Выход элемента ИЛИ-НЕ соединен со
вторым входом элемента И и запрещающим входом третьего блока элементов И, выход которого соединен с третьим входом блока элементов ИЛИ. Выход дублирующего дешифратора соединен с уиравл ющим входом второго блока элементов И, информ«ационным входом третьего блока элементов И и входом третьего элемента Р1ЛИ, выход которого соединен с третьим входом элемента И. Выход элемента И соединен со вторым входом второго элемента ИЛИ, третий вход которого вл етс первым входом блока контрол . Информационный вход второго блока элементов И, вход первого элемента ИЛИ и вход элемента исключающее ИЛИ-ИЕ соединены с выходом контролируемого дешифратора. Выход второго блока элементов И соединен со входом элемента ИЛИ-ИЕ.
На фиг. 1 приведена функциональна схема устройства дл контрол дещифратора; на фиг. 2 - нрнмер выполнени блока контрол .
Устройство дл контрол дешифратора содержит блок 1 контрол , блок 2 элементов И, блок 3 элементов ИЛИ, блок 4 элементов И, дублирующий дешифратор 5, блок 6 элементов И.
Блок 1 контрол состоит из элементов НЕ 7, элемента ИЛИ-НЕ 8, элементов 9, 10, II, элемента И 12 и элемента исключающее ИЛИ-НЕ 13.
Устройство работает следующим образом.
В общем случае к отказам дешифраторов можно отнести следующие: а) возбуждаетс одна, но не требуема выходна щина; б) не возбуждаетс ни одна выходна шина; в) вместе с требуемой выходной ши-, ной возбуждаетс одна или несколько не требуемых.
Устройство вы вл ет все эти отказы, сигнализиру о неправильной работе контролируемого дешифратора, подключенного к входу устройства (на чертеже не показан), а такл- е производит коррекцию его работы при всех видах отказов. Причем веро тность правильной коррекции в случа х а и б равна 0,5.
При отсутствии отказов в контролируемом и дублирующем 5 дешифраторах возбуд тс одни и те же требуемые шнны, сигналы с которых попарно совпадут в блоке 2 элементов И, с выхода которого сигнал с требуемой шины контролируемого дешифратора поступит на выход блока 3 элементов ИЛИ. При этом блок 6 элементов И закрыт по запрещающим входам а блок 4 элементов И закрыт по управл ющим входам сигналом логического нул на выходах элементов ИЛИ-НЕ 8 и НЕ 7 соответственно .
Предположим теперь, что при подаче на входы контролируемого и дублирующего 5 дешифраторов поступает определенна кодова комбинаци . При этом на выходе
контролируемого дешифратора возбуждаетс одна, но не требуема шина (случай а). В этом случае сигналы на выходе блока 2 эле.ментов И будут отсутствовать, так как на его входах не совпадут сигналы с выходов контролируемого и дублирующего дешифраторов. При этом на входах элемента И 12 блока 1 контрол по витс сигнал логической единицы, который через элемент ИЛИ 10 пройдет на выход блока контрол , фиксиру но вление отказа (сбо ) в контролируемом дешифраторе.
На выходах элементов ИЛР1 9 и ИЛИ-- НЕ 8, соединенных соответственно с разрешающим и запрещающим входами блока 6 элементов И, по витс сигнал логической единицы, открывающий блок 6 элементов И, на выходе которого по витс скорректированный результат дешифрации,
поступающий через блок 3 элементов ИЛИ на информационный выход устройства.
Если имеют место отказы контролируемого дешифратора, про вл ющиес в том, что на его выходах не возбуждаетс ни одна из требуемых шин (случай б), то на выходе элемента НЕ 7 блока 1 контрол по витс сигнал логической единицы, открывающий по управл ющим входам блок 4 элементов И, который в этом случае осуществл ет коррекцию результата дещифрации , поступающего на выход устройства через блок 3 элементов ИЛИ. Кроме того, сигнал с выхода блока 4 элементов И ноступает на вход элемента ИЛИ 10 и далее
на выход блока 1 контрол , фиксиру неисправную работу контролируемого дешифратора .
В случае отказов контролируемого дешифратора , привод щих к возбуждению
требуемой и нетребуемой шин на его выходах (случай в), сигнал логической единицы с выхода элемента исключающее ИЛИ-НЕ 13 через элемент ИЛИ 10 поступит на выход блока 1 контрол , фиксиру
неисправную работу контролируемого дешифратора . При этом блок 4 элементов И закрыт по управл ющим входам сигналом с выхода элемента НЕ 7 блока 1 контрол , а блок 6 элементов И - по запрещающему входу сигналом с выхода элемента ИЛИ-НЕ 8 блока 1 контрол . Сигналы с выходов контролируемого и дублирующего дешифраторов попарно совпадут на входах блока 2 элементов И, с выхода которого скорректированный результат дешифрации пройдет на выход блока 3 элементов ИЛИ.
Технико-экономический эффект изобретени заключаетс в том, что повышена надежность выполнени задач, рещаемых сложными системами, расширены функциональные возможности устройства за счет повышени его корректирующей способности . Кроме того, сокращение оборудовани
в предлагаемом устройстве позвол ет повысить его надежность, а также снизить стоимость его изготовлени .
Claims (2)
1.Ф. Саллерс. Методы обнаружени ошибок в работе ЭЦВМ. М., «Мир, 1972, с. 226-233.
2.Авторское свидетельство СССР 386397, кл. G 06 Е 11/00, 1973 (прототип ) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792739553A SU811262A1 (ru) | 1979-03-21 | 1979-03-21 | Устройство дл контрол дешифратора |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792739553A SU811262A1 (ru) | 1979-03-21 | 1979-03-21 | Устройство дл контрол дешифратора |
Publications (1)
Publication Number | Publication Date |
---|---|
SU811262A1 true SU811262A1 (ru) | 1981-03-07 |
Family
ID=20816456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792739553A SU811262A1 (ru) | 1979-03-21 | 1979-03-21 | Устройство дл контрол дешифратора |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU811262A1 (ru) |
-
1979
- 1979-03-21 SU SU792739553A patent/SU811262A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5909541A (en) | Error detection and correction for data stored across multiple byte-wide memory devices | |
US3829668A (en) | Double unit control device | |
US4794601A (en) | High-reliability computer system | |
SU811262A1 (ru) | Устройство дл контрол дешифратора | |
SU1211732A1 (ru) | Устройство дл контрол дешифратора | |
JPH11143841A (ja) | 照合回路 | |
SU744578A1 (ru) | Устройство дл управлени режимом обмена мажориторно-резервированной системы | |
JPH05324391A (ja) | 故障検出装置、故障検出方法およびバス比較器 | |
SU962959A1 (ru) | Адаптивное резервированное устройство | |
SU1057946A1 (ru) | Устройство дл контрол дешифратора | |
RU2144694C1 (ru) | Устройство самоконтролирующегося мультиплексора | |
WO2022224897A1 (ja) | デジタル出力装置およびデジタル出力の生成方法 | |
SU1647653A1 (ru) | Устройство дл контрол цепей коррекции ошибок | |
SU424120A1 (ru) | Устройство для контроля дублированных систем управления | |
SU702410A1 (ru) | Посто нное запоминающее устройство | |
SU1104697A1 (ru) | Устройство дл управлени отключением резервных каналов | |
SU439020A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1018255A1 (ru) | Трехканальное восстанавливающее резервированное логическое устройство | |
SU556443A1 (ru) | Устройство дл контрол дешифратора | |
SU1029230A2 (ru) | Устройство дл контрол блоков коррекции ошибок в пам ти | |
JPS59106018A (ja) | 障害検出回路 | |
SU410386A1 (ru) | ||
RU2015544C1 (ru) | Резервированное устройство | |
SU1252783A1 (ru) | Устройство дл контрол дешифратора | |
SU1040632A1 (ru) | Устройство дл управлени реконфигурацией резервированной системы |