SU1208607A1 - Преобразователь двоичного кода - Google Patents

Abstract

Изобретение относитс  к авто- матике и вычислительной технике и может быть использовано в измерительных и управл ющих системах. Цель изобретени  - повышение быстродействи  при преобразовании группы кодов и расширение функциональных возможностей путем обеспечени  преобразовани  в коды различных весомозначных систем счислени . Устройство содержит блок 1 пам ти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-дес тичный счетчик 6, элементы 7 2И-2И- 2ИЛИ, два злемента 8, 9 ИЛИ, два злемента 10, 11 И, два злемента 12, 13 НЕ. Структура устройства такова, .что при переходе от преобразовани  двоичного кода из одной весомознач- ной системы счислени  в другую работа устройства не мен етс , измен етс  лишь набор констант путем подачи на группу адресных входов блока пам ти другого кода признака числа. 1 ил., 1 табл. (Л 18 (О о 00 Од

Description

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в измерительных и управл ющих системах .

Цель изобретени  - повьшение быстродействи  преобразовател  при преобразовании группы кодов и расширение его функциональных возможностей путем обеспечени  преобразовани  в коды различных весомозначных систем счислени .

На чертеже представлена функциональна  схема преобразовател  двоичных кодов.

Преобразователь содержит блок 1 пам ти,сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-дес тичный счетчик 6, элементы 7 2И-2И-2ИЛИ, первый и второй элементы 8, 9 ИЛИ, первый и второй элементы 10, 11 И, первый и второй элементы 12, 13 НЕ, информационные входы 14, управл ющие входы 15, тактовый вход 16, вход 17 сброса, а также первые и вторые выходы 18, 19

Выходы сумматора 2 соединены с первыми входами соответствующих элементов 7 2И-2И-2ИЛИ, вторые входы которых  вл ютс  информационными входами 14 устройства, а выходы подключены к соответствующим информационным входам регистра 3, выходы которого соединены с соответствующими первыми входами сумматора 2, вторые входы которого соединены с выходами блока 1 .пам ти, пер-вые адресные входы которого  вл ютс  управл ющими входами 15 устройства. Тактовый вход 16 устройства соеди- нен с первыми входами элементов 10, 11 И, вторые входы которых объединены с третьими входами элементов 7 2И 2И-2ИЛИ и подключены к выходу первого элемента 12 НЕ, вход которого объединен с четвертыми входами элементов 7 2И-2И-2ИЛИ и подключен к выходу второго элемента 9 ИЛИ. Выход переноса сумматора 2 соединен с третьим входом первого элемен- , та 10 И и через второй элемент 13 НЕ с третьим входом второго элемента 11 И, выход которого подключен к счетному входу двоичного счетчика 4. Выход первого элемента 10 И соединен с тактовым входом дешифратора 5 и первым входом первого элемента 8 ИЛИ, второй вход которого

объединен с первым входом второго элемента 9 ИЛИ и входами обнулени  счетчиков 4, 5 и подключен к входу 17 сброса. Второй вход второго элемента 9 ИЛИ соединен с выходом старшего разр да двоичного счетчика 4, выходы остальных разр дов которого подключены к вторым адресным входам блока 1 пам ти и входам дешифратора 5, выходы которого,  вл ющиес  вторыми выходами 19 устройства, подключены к соответствующим счетным входам двоично-дес тичного счетчика 6, выходы которого  вл ютс  первыми выходами 18 устройства.

На вход 14 преобразовател  подаетс  двоичный N-разр дный код преобразуемого числа, на вход 15 - двоичньй М-разр дный код управлени , а на вход 16 - последовательность тактовых импульсов с периодом Т. Сумматор 2 и регистр 3 имеют по N разр дов, двоичный счетчик 4 - т+1 разр дов, двоично-дес тичный счетчик 6 содержит 2 тетрад, кажда  из которых  вл етс  4-разр дным двоичным счетчиком . ДешифратЬр 5 имеет m входов и 2 выходов и выполнен с синхро- вХодом. Регистр 3 и счетчик 4 выполнены на триггерах, срабатывающих по заднему фронту входных управл ющих сигналов. Блок 1 пам ти представл ет собой посто нное запоминающее устройство ( ПЗУ) и имеет М +т входов и выходов. В нем записано двоичных -разр дных кодов, соответствующих константам, необходи- MbjM дл  работы преобразовател . Константы разбиваютс  на 2 групп по 2 констднт в каждой. Число групп определ ет число различных весомозначных систем счислени , в которые может быть преобразовано двоичное число, а число констант 2 - число разр дов весомозначной системы. Константы GO ... равны весам весомозначной системы. В ПЗУ записаны двоичные дополнительные коды отрицательных значений констант. Дл  приведенного примера выполнени  устройства , , . Устройство обеспечивает преобразование двоичных чисел в дес тичную систему счислени  с весом 9-го разр да двоичного кода, равным 1 дес тичной единице, в дес тично-шестидес тиричную систему (в код угловых единиц: градусы, угловые минуты.

угловые секунды) с весом старшего 32-го разр да двоичного кода равным 180 , дес тично-шестидес тиричную

систему (в код временных единиц: ч асы, минуты, секунды, дес тые и сотые доли секунд) с весом 16 разр да равным ,1 с.

В таблице приведены значени  двоичных кодов, записанных в ПЗУ, и соответствующие им веса разр дов весомозначной системы дл  трех видов преобразовани .

Преобразователь двоичных кодов работает следующим образом.

После включени  питани  состо ни  регистра 3 и счетчика 6 могут быть произвольными, а состо ние счетчика 4 устанавливаетс  автоматически таким, что на выходе старшего разр да присутствует единичный сигнал. Если при включении питани  старший разр д счетчика 4 устанавливаетс  в нуль, то при отсутствии сигнала Сброс на входе 17 происходит досчет счетчика 4 до состо ни , при котором на выходе старшего разр да по вл етс  единичный сигнал.

Этот единичный сигнал, проход  через элемен 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадени  в элементах V 2И-2И-2ИЛИ а после инвертировани  элементом 12 НЕ запрещает прохождение такто импульсов через элементы 10, 11 И.

Запуск преобразовател  производитс  подачей на вход 17 сигнала Сброс, на входы 14 - двоичного кода преобразуемого числа, а на входы 15 - двоичного кода управлени  (признака числа). Сигнал Сброс, проход  через элемент 8 ИЛИ, записывает в регистр 3 (двоичный код преобразуемого числа и сбрасывает счетчики 4 и 6 в нулевые состо ни , а признак числа, присутствующий в течение всего цикла преобразовани , подаетс  на первые адресные входы блока 1 пам ти, обеспечива  выбор группы констант из ПЗУ дл  заданного вида преобразовани  .

После окончани  сигнала Сброс на выходах счетчиков 4 и 6 устанавливаютс  нулевые сигналы. На выходе элемента 9 ИЛИ устанавливаетс  нулевой сигнал, запрещающий работу верхних по чертежу элементов совпадени  в элементах 7 2И-2И-2ИЛИ, а

208607 .

на выходе элемента 12 НЕ устанавли- : ваетс  единичный сигнал, разрешающий i работу элементов 10, 11 И и нижних по чертежу элементов совпадени  в элементах 2И-2И-2ИЛИ, обеспечивающих св зь выходов сумматора 2 с входами регистра 3. На вторые адресные входы блока 1 пам ти со счетчика 4 подаетс  код 000, выбирающий код константы С дл  заданного вида преобразовани  . Отрицательный дополнительный код константы С поступает на сумматор 2, на другие входы которого подаетс  с выхода регистра 3 15 двоичный код АО преобразуемого числа . Сумматор формирует код А,

10

0

5

0

АО т Р этом, если разность А, больше или равна нулю, на выходе переноса сумматора 2 устанавливаетс  единичный сигнал, если А меньше нул  - нулевой сигнал. Единичный сигнал переноса разрешает работу элемента 10 И, через которьш проходит тактовый импульс с входа 16 преобразовател . Импульс с выхода первого элемента 10 И, проход  через элемент 8 ИЛИ, записывает в регистр 3 код разности А и, проход  через первый канал дешифратора 5, переключает старшую тетраду двоично- дес тичного счетчика 6 в состо ние 0001. Одновременно с выхода дешифратора 5 импульс поступает на выход 19, с которого снимаетс  унитарный код.

в следующем такте работы сумматор 3 вычисл ет разность Aj А - С т . Если на выходе переноса сумматора 2 единичный сигнал, то в ре- . гистр 3 записываетс  код А, в старшую тетраду двоично-дес тичного счетчика 6 добавл етс  единица, а на выход 19 унитарного кода выдаетс  еще один импульс. Процесс формировани  старшего дес тичного разр да длитс  до тех пор, пока на выходе переноса сумматора 2 не по витс  нулевой сигнал, означающий, что содержимое регистра 3 меньше значени  константы С7. При этом разрешаетс  прохождение тактового импульса через I второй элемент 11 И на счетный вход счетчика 4. На выходе счетчика 4 по вл етс  код 0001, который включает второй канал дешифрато- 5 ра 5 и выбирает из ПЗУ код константы Cg. Процесс формировани  разр дов двоично-дес тичного кода повтор етс  , при этом счетчик 4 последо0

5

0

вательно проходит состо ни  от 0000 до 1000, а в ПЗУ производитс  последовательный перебор всех восьми констант заданного преобразовани . Тетрады двоично-дес тичного счетчика 6 заполн ютс  импульсами, которою одновременно поступают на выход 19 унитарного кода. В конце преобразовани  в старшей тетраде двоично-де- с тичного счетчика 6 будет содержатьс  двоичньй код, равный целому числу констант С в преобразуемом числе, в предстаршей тетраде - двоичный код, равньш целому числу кон- стант Cg в остатке от вычитани  констант С из преобразуемого числа и т.д. Код в регистре 3 в процессе преобразовани  уменьшаетс , в конце преобразовани  остаетс  код меньший чем значение константы С. На выход 19 унитарного кода вьщаютс  импульсы , число которых в каждом канале равно числу единиц соответствующего двоично-дес тичного разр - да числа. С переходом счетчика 4 в состо ние 1000 процесс преобразовани  заканчиваетс , при этом единичный сигнал со старшего разр да счетчика 4, проход  через эле- мент 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадени  в элементах 7 2И-2И-2ШШ, обеспечивающих св зь информационных входов преобразовател  с входами регистра 3. На выходе первого элемента 12 НЕ устанавливаетс  нулевой сигнал, запрещающий работу элементов 10, 11 И и нижних по чертежу элементов совпадени  в элементах 7 2И-2И-2ИЛИ. Двоично-дес тичньм код, поступающий на выходы 18 преобразовател , сохран етс  flo нового цикла преобразовани , который наступает с приходом сигнала Сброс, двоичного кода нового преобразуемого числа и его признака.

Структура преобразовател  такова , что при переходе от преобразо- вани  двоичного кода из одной весо- мозначной системы счислени  в другую работа элементов преобразовател не мен етс , измен етс  лишь набор констант путем подачи на группу адресных входов блока пам ти другого кода признака чис ла.

Claims (1)

1. Формула изобретени 

   Преобразователь двоичного кода, содержащий сумматор, регистр, два элемента НЕ, два элемента И, первый элемент ИЛИ и двоично-дес тичный счетчик, выходы которого  вл ютс  первыми выходами преобразовател , а вход обнулени  подключен к входу сброса преобразовател , тактовый вход преобразовател  соединен с первыми входами элементов И, вторые входы которых подключены к выходу первого элемента НЕ, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого подключен к тактовому входу регистра , выходы которого соединены с соответствующими первыми входами сумматора, выход переноса которого через второй элемент НЕ подключен к третьему входу второго элемента И отлич.ающийс  тем, что, с целью повышени  быстродействи  при преобразовании группы кодов и расширени  функциональных возможностей путем обеспечени  преобразовани  в коды различных весомозначных систем счислени , в него введены двоичньй счетчик, дешифратор, второй элемент РШИ, элементы 2И-2И-2ИЛИ по числу разр дов сумматора и блок пам ти, первые адресные входы которого  вл ютс  управл ющими входами преобразовател , выходы блока пам ти соединены с соответствующими вторыми входами сумматора, выходы которого подключены к первым входам соответствующих элементов 2И-2И-2ИЛИ вторые входы которых  вл ютс  информационными входами преобразовател , выходы подключены к соответствующим информационным входам регистра, третьи входы элементов 2И-2И-2ИЛИ объединены и подключены к выходу первого элемента НЕ, вход которого объединен с четвертыми входами элементов 2И-2И-2ИЛИ и подключен к выходу второго элемента ШШ, первый вход которого объединен с вторым входом первого элемента ИЛИ и входом обнулени  двоичного счетчика и подключен к входу сброса преобразовател , второй вход элемента ШШ соединен с выходом старшего разр да двоичного счетчика, счетньй вход которого подключен к выходу второго элемента И,

   а выходы разр дов, кроме старшего, подключены к вторым адресным входам блока пам ти и входам дешифратора, выходы которого подключены к соответствующим счетным входам двоично-дес тичного счетчика и  вл ютс  вторыми выходами преобразовател , а тактовый вход подключен к выходу первого эле- мента И, третий вход которого соединен с выходом nepeHqpa сумматора.