SU1168922A1

SU1168922A1 - Преобразователь кода

Info

Publication number: SU1168922A1
Application number: SU803243422A
Authority: SU
Inventors: Валерий Викторович Дашкевич; Геннадий Алексеевич Найденов; Валерий Николаевич Филиппович
Original assignee: Предприятие П/Я А-1477
Priority date: 1980-12-11
Filing date: 1980-12-11
Publication date: 1985-07-23

Abstract

ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера соединен с выходом обнулени второго счетчика, а второй вход - с управл ющей шиной устройства , о т л и ч .а ю щ и и с тем, что, с целью повышени функциональной надежности преобразовател , в него введены анализатор кодов и управл емый делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управл ющий вход - с выходом анализатора кодов, входы которого соединены с выходами разр дов второго счетчика, выход равл емого делител частоты соединен (Л с вторым входом элемента И. с

Description

О5

сх Ф to ю

.Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных мат шинах и дискретных системах управле .ни при преобразовании чисел из двой но-дес тичной системы в двоичную.

Известен преобразователь кода, содержащий анализатор двоичного кода, первый вход которого вл етс управЛЯЮЩИТ .1 входом устройства, втора группа входов соединена с информационными выходами первого счетчика и первой информационной группой входов схемы сравнени , а выход - с первым входом первого элемента И, выход которого соединен со счетным входом втрого счетчика, а второй 1зход - со Счетньм входом первого счетчика и выходом второго элемента И, первый вхо которого вл етс входом устройства, а второй вход второго элемента И соединен с выходом триггера, первый вход которого вл етс .установочным входом устройства, а второй вход соединен с выходом схемы сравнени , вто ра информационна группа.входов которой вл етс - информационной группой входов устройства Cl J.

Недостатком данного устройства вл етс невысокое быстродействие из-за наличи времени запаздывани в цепи, блокирующей прохождение счетных импульсов на входы- счетчиков, вследствие чего возникает ограничение на максимальное значение частоты преобразовани .

Известен также преобразователь кода, содержащий- элемент И, первьш вход которого вл етс тактовым входом преобразовател , второй вход соединен с выходом триггера, а выход элемента И - с входом сдвигового регистра , выходы которого соединены с первыми входами группы элементов И, вторые входы которых соединены с выходами входного регистра, вход сброса которого соединен с входом сброса преобразовател и входом сброса сумматора, входом начальной установки сдвигающего регистра и нулевым . входом триггера, ед1шичный вход которого вл етс входом пуска преобразовател , тактовьй вход сумматора Соединен с выходом элемента И, первые и вторые входы группы элементов ИЛИ - соответственно с выходами дешифраторов пр мого и дополнительного кодов, информационные входы

которых соединены с выходами группы элементов И, а первьш и второй управл ющие входы - соответственно с единичным и нулевьм выходами триггера знака, выходы группы элементов ИЛИ .- с входами сумматора Г2 J.

Недостатком этого устройства вл етс большой объем оборудовани .

Наиболее близким по технической сущности, и достигаемому результату к изобретению вл етс преобразователь коДа, содержащий первьш и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера .- с выходом обнулени второго счетчика, а второй вход - с управл ющей шиной устройства Сз j.

Недостатком известного преобразовател кодов вл етс невысока функциональна надежность из-за наличи разбросов во временных задержках элементов устройства.

Целью изобретени вл етс повы1иение функциональной .надежности преобразовател .

Указанна цель достигаетс тем, что в преобразователь кода, содер- . жащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера - с выходом обнулени второго счетчика, а второй вход - с управл ющей шиной устройства, введены анализатор кодов и управл емый делитель частоты, информационней вход которого соединен с шиной тактовых импульсов, а управл ющий вход - с выходом анализа-тора кодов, входы которого соединены с выходами разр дов второго счетчика , выход управл емого делител частоты - с вторым входом элемента И

На чертеже представлена функциональна схема преобразовател кода.

Преобразователь, кода содержит управл емьй делитель 1 частоты, тригге 2, элемент И 3, первьй и второй счетчики 4 и 5 и анализаторов 6 кодов . .

Информационный вход управл емого делител 1 частоты соединен с шиной 7 тактовых импульсов, управл ющий вход - с выходом анализатора 6 кодо а выход управл емого делител частоты - с вторым входом элемента И 3, 31 первый вход которого соединен с выхо дом триггера 2., а выход подключен к входам первого и второго счетчиков 4и 5. Выход обнулени второго счетчика 5соединен с первым входом триггера 2, выходы разр дов второго счетчика подключены к входам анализатора 6 кодов второй вход триггера 2 соединен с управл ющей шиной 8 устройства . . . Управл емый делитель 1 частоты осуществл ет деление частоты счетных импульсов, поступающих с частотой f, иа его информационный вход с шины 7 тактовых импульсов в соответствии с .коэффициентом делени , которьй задаетс на его управл ющем входе. Триггер 2 управл ет работой эле мента И 3, который разрешает или бло кирует прохождение счетных импульсов с выхода управл емого делител 1 частоты на входы первого и второго счетчиков 4 и 5. Первый счетчик 4 фиксирует резуль тат преобразовани и работает в режиме сложени . Второй счетчик 5 фиксирует код, который должен быть преобразован, и работает в режиме вычитани , а в момент обнулени формирует сигнал окончани преобразоваАнализатор 6 кодов анализирует состо ние выходов второго счетчика 5 например с третьего разр да по самый старщий разр д, в результате чего задаетс козффициент делени управл емого делител 1 частоты. Принцип работы анализатора 6 кодов заключает с в том, что при наличии логической 1 хоты бы в одном из контролируемых разр дов второго счетчика 5 анализатор 6 кодов активизирует свой выход. При этом коэф(})ициент делени управл емого делител 1 частоты имее значение 1. Если же все контролируемые разр ды второго счетчика 5 наход тс в нулевом состо нии, то на выходе анализатора 6 кодов также ф.ор мируетс значение логического О, что соответствует коэффициенту делени управл емого делител 1 чистоты , равному N, где значение N опре дел етс из соотношени ... fmax N -f-, - максимальное значение частоты преобразовани . 22 которое ограничиваетс быстродействием элементов устройства; максимальное допустимое значение частоты Н11жнего предела, которое обеспечивает , точное преобразование кода. Работа преобразовател кода осуществл етс следующим образом. Дл преобразовани двоично дес тичных чисел в двоичные первый счетчик 4 выполнен двоичным, а второй счетчик 5 - двоично-дес тичным. В начале цикла преобразовани обнул ютс первый и второй счетчики 4 и 5, во второй счетчик 5 заноситс , например, максимальное двоичнодес тичное число, на основании которого анализатор 6 кодов устаиавливает в управл емом делителе 1 частоты козффициент делени , равный 1. Затем установочны импульс на управл ющей шине 8 устройства устанааливает триггер 2 в состо ние, при котором элемент И 3 открыт, и счетные импульсы с частотой поступают на входы первого и второго счетчиков 4 и 5 до тех ПОР, пока на выходах с 3-го разр да по последний разр д второго счетчика 5 будет хот бы одна 1. В момент обнулени выходов второго счетчика 5 анализатором 6 кодов задаетс коэффициент делени управл емого делител 1 частоты , соответствующий нижнему пределу частоты преобразовани , который учитьшает наличие времени запаздывани в цепи, блокирующей прохох дение счетных импульсов на входы счетчиков 4 и 5. I В момент обнулени второго счетчика 5 формируетс сигнал, устанавливающий триггер 2 в исходное состо ние , при котором элемент И 3 закрываетс , и поступление импульсов на счетчики 4 и 5 прекращаютс , а на выходах первого счетчика 4 фиксируетс двоичный код числа, соответствующий поступившему во второй счетчик 5 двоично-дес тичному коду числа. Предлагаемый преобразователь осуществл ет преобразование в области больших чисел на предельной частоте, значение которой определ етс частотными .характеристиками элементной базы,в области малых чисел - на час51168922Ь

трте, учитывающей ограничение вре-ной надежности устройства дл

мени запаздьшани в цепи, блокирую- всего диапазона преобразуемых чи-

щей прохождение счетных импульсов насел и входных частот, поступаю входы первого и второго счетчиков, Щих дл преобразовани на устройчто приводит к повышению функциональ-ство. ,

Claims

ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера соединен с выходом обнуления второго счетчика, а второй вход - с управляющей шиной устройства, отличающийся тем, что, с целью повышения функциональной надежности преобразователя, в него введены анализатор кодов и управляемый делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управляющий вход - с выходом анализатора кодов, входы которого соединены с выходами разрядов второго счетчика, выход управляемого делителя частоты соединен с вторым входом элемента И.

И·*

QO

СО ьэ ю

1 1168922 2