SU1188750A1

SU1188750A1 - Цифровой функциональный преобразователь

Info

Publication number: SU1188750A1
Application number: SU843733121A
Authority: SU
Inventors: Николай Сергеевич Анишин
Original assignee: Кубанский государственный университет
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-10-30

Abstract

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий два накапливающих сумматора-вычитател , два регистра, блок анализа сходимости и блок управлени , причем выход синхронизации блока управлени соединен с синхронизирующими входами первого и второго сумматоров-вычитателей, выходы которых соединены соответственно с первой и второй группами информационных входов блока анализа сходимости, первый и второй выходы кода операции которого соединены соответственно с управл ющими входами первого и второго сумматоров-вычитателей, а выход равенства аргументов блока анализа сходимости соединен с первым входом останова вычислений блока управлени , выход управлени итераци ми которого соединен с входом управлени сдвигом вправо первого и второго регистров, вход управлени сдвигом влево которых соединены с выходом коррекции аргументов блока управлени , отличающийс тем, что, с целью расширени функциональных возможностей за счет вычислений функции от четырех аргументов , в него дополнительно введен элемент ИЛИ, причем выходы старших разр дов первого и второго регистров соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с входом признака режима коррекции блока управлени , первые группы информационных входов первого и второго сумматоров соединены соответственно с выходами второго и первого регистров, информационные входы которых соединены соответственно с первой и второй группой информационных входов преобразовател , треть и четверта группы информационных входов которого соединены соответственно с вторыми группами информационных входов первого и второго сумматоров-вычитателей, а информационные выходы первого регистра и второго сумматора соединены соответственно с входами контрол нулевого аргумента блока анализа сходимости и информационными выходами преобразовател , причем блок управлени содержит генератор импульсов, триггер, счетчик, элемент НЕ, дешифратор, три элемента И, элемент ИЛИ, два элемента задержки и два формироваi тел импульсов, причем первый вход первого элемента И соединен с входом запуска (Л блока управлени и входом первого формировател импульсов, второй вход первого элемента И соединен с выходом генератора импульсов, третий вход первого элемента И соединен с выходом первого элемента НЕ, вход которого соединен с входом сброса триггера, выходом признака окончани вычислений блока управлени и выходом элемента ИЛИ, первый вход которого соединен 00 00 с выходом дешифратора, входы которого соединены с выходами счетчика, вход раз СП решени записи начального кода которого соединен с выходом первого формировател импульсов, а синхронизирующий вход соединен с выходом управлени итераци ми блока управлени и через элемент задержки с выходом второго элемента И, первый вход которого соединен с выходом первого элемента И и с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом триггера, пр мой выход которого соединен с вторым входом второго элемента И, а вход установки триггера соединен через второй элемент задержки с выходом второго формировател импульсов, вход которого соединен с входом признака режима коррекции блока управлени , вы

Description

ходы синхронизации и коррекции аргументов которого соединены соответственно с выходами второго и третьего элементов И, первый и второй входы признака останова вычислений блока управлени соединены соответственно с вторым и третьим входами элемента ИЛИ, а второй вход признака останова вычислений блока управлени соединен с выходом признака нулевого аргумента блока анализа сходимости, содержащего блок сравнени , дешифратор, элемент задержки , два элемента.НЕ и два сумматора по модулю два, причет перва и втора группы информационных входов блока анализа сходимости соединены соответственно с первой и второй группами информационных входов блока сравнени , выход признака неравенства аргументов которого соединен с первым входом первого сумматора

по модулю два, второй вход которого соединен с выходом второго сумматора по модулю два, первый и второй вход которого соединены соответственно со старшими разр дами первой и второй группы информационных входов блока сравнени , выход признака равенства аргументов которого соединен через элемент НЕ и элемент задержки с выходом равенства аргументов блока анализа сходимости, выход признака нулевого аргумента которого соединен с выходом дешифратора, входы которого соединены с входами контрол нулевого аргумента блока анализа сходимости, первый выход кода операции которого соединен с выходом первого сумматора по модулю два и через второй элемент НЕ с вторым выходом кода операции блока анализа сходимости .

Изобретение относитс к вычислительной технике и может быть использовано в системах цифровой обработки информации.

Цель изобретени - расширение функциональных возможностей за счет вычислени функции от четырех переменных (Z XU + yw ч

U -|- W

На фиг. 1 представлена блок-схема цифрового функционального преобразовател ; на фиг. 2 и 3 - функциональные схемы его блоков управлени и анализа.

Цифровой функциональный преобразователь содержит первый и второй сумматоры-вычитатели 1, первый и второй регистры 2, допускаюш,ие сдвиг влево или вправо своих содержимых, блок анализа сходимости 3, элемент ИЛИ 4 и блок управлени 5. Причем, его выходы синхронизации, б и управлени итераци ми 7 и коррекций аргументов 8 св заны с синхров)(одами .. 9 сумматоров-вычитателей 1, с входами 10 сдвига вправо (в сторону младших р&зр дов ) регистров 2 и с входами 11 сдвига влево тех же регистров соответственно. Входы запуска 12, признака режима коррекции 13 и останова 14 блока -управлени 5 св заны с входом «Пуск преобразовател , с выходом элемента ИЛИ 4, с третьим выходом 15 блока анализа 3. Четвертый выход 16 блока управлени /5 соединен с выходом «Готово преобразовател . Первый 17 и второй 18 информационные и третий 19 входы блока 3 св зацы с выходом 20 первого, с выходом 20 вторЪгр сумматоров-вычитателей 1 и с выходом 21 второго регистра 2 соответственно. Первый 22 и второй 23 выходы кода операции блока 3 анализа сходности св заны с управл юш ,ими входами 24 режима работы сумматоров-вычитателей 1. Выходы 21 первого и второго регистров 2 св заны с входами подсуммировани 25 одноименных сумматоров-вычитателей . Выходы 26 старшего разр да регистров 2 св заны с входами элемента ИЛИ 4. Четыре входа (занесение аргументов ) преобразовател св заны с входами занесени 27 сумматоров-вычитателей 1

и с входами занесени 28 регистров 2.

Блок 5 управлени (фиг. 2) содержит генератор 29 импульсов, триггер 30, счетчик 31, элемент НЕ 32, дешифратор 33, элементы И 34 и ИЛИ 35, элементы И 36, формирователи импульсов 37 и элементы

задержки 38.

Блок 3 анализа сходимости содержит блок сравнени 41, дешифратор 42, два элемента , НЕ 43, два сумматора по модулю два 44, а- также элемент задержки 45.

Работа преобразовател основана на итерационном алгоритме

Г+1,еслиХу-у; 0 - g, sign(X/-Y;), если X;-Yy 0

стоп при

Х, -q;w2-Y ,.+p.Y; + q;U2v XU+Yu)

:- uT«r-

где j + , 2, ..., n - номер итерации;

n - разр дность аргументов X, у, U, W,

г- номер итерации ()

дл которой Хг Yr в

пределах п-разр дной

сетки, или номер п;

Хо X, YO Y.

Устройство работает следующим образом .

Аргументы X, у, и, w занос тс через входы 27 и 28 в сумматоры-вычитатели 1 и регистры 2. По сигналу «Пуск, поступившему на вход запуска 12 блока управлени 5, начинаетс преобразование. Оно протекает в два этапа. На первом производитс взаимна нормализаци аргументов и и w, т. е. их одновременное увеличение (сдвиг влево на Р разр дов), так что их отношение не мен етс , а значащие разр ды хот бы одного из них занимают п-й разр д. Это обеспечивает сходимость итерационного процесса, так как обеспечивает выполнение услови

{/2 + wy

В то же врем от одновременного увеличени U и w функци --( не мен етс , так как дробь можно сократить на У.

Сигналыс выходов 26 обоих регистров 2 через элемент ИЛИ 4 поступают через вход признака режима коррекции 13 блока управлени 5 И далее через второй элемент задержки 38, и формирователь импульсов 37 устанавливает в «1 триггер 30, если хот бы один из аргументов и или w имеют «1 в п-м разр де. Если иначе, то триггер 30 с помощью второго элемента И 36, который открыт «высоким сигналом с инверсного выхода триггера 30, разрешает прохождение одного или нескольких импульсов от генератора 29 через открытый второй элемент И 36 на коррекции аргументов 8 блока управлени 5. Они поступают на вход 11 регистров 2 и сдвигают их содержимое на один или несколько разр дов влево. Подача сдвигающих импульсов прекращаетс в момент по влени «1 хот бы в одном регистре 2.

В этот момент начинаетс второй этап преобразовани . Очередные и.мпульсы с генератора 29 через открытые первый элемент И 34 и третий элемент И 36 поступают на выход синхронизации 6 блока управлени 5 и далее на синхровходы 9 сумматоров-вычитателей 1. Это вызывает подсуммирование содержимых первого и второго регистров 2 к содержимым одноименных сумматоров-вычитателей 1 (через выход 21 и вход 25). Причем к одному из них подсуммирование выполн етс со знаком минус. Это задаетс переключением того или иного (одного из двух, содержимое которого больше ) сумматоров-вычитателей 1 в режим вычитани с помощью сигналов на входах 24. Эти сигналы поступают с первого 22 и второго 23 выходов блока анализа 3, где они вырабатываютс с помощью блока сравнени 41, первого и второго сумматоров по модулю два 44.

Содержимое обоих сумматоров 1 через входы 20 поступают на первый 17 и второй

18 информационные входы блока анализа сходимости 3, где они спавниваютс , какое из них больше. Сравнение начинаетс со старших разр дов.

Если цифра первого входа больше второго, то на выходах блока 3 по вл етс высокий сигнал. Если наоборот, то только на одном из выходов блока 3 по вл етс высокий сигнал. Если содержимое одного из сумматоров 1 отрицательно, то сигнал об этом со знакового разр да первого или второго входов блока сравнени 41 поступает на вход второго сумматора по модулю два 44, на выходе которого по вл етс «высокий сигнал. Он вместе с первым выходным сигналом поступает на вход первого сумматора по модулю два 44. На его выходе сигнал будет инвертирован, если хот бы одно содержимое (оба вместе не могут быть отрицательными) отрицательно . Далее сигнал проходит пр мо на перQ вый 22 и инвертированный с помощью первого элемента НЕ 43 второй 23 выходы. Сигнал, поступивший на первый выход 6, задержавшись на первом элементе задержки 38, по вл етс на выходе управлени итераци ми 7 блока управлени 5, а оттуда

5 через входы 10 поступает в регистр 2, вызыва сдвиг содержимых обоих регистров 2 вправо на один разр д, т. е. уменьша вдвое их величину.

Если после очередного сдвига содержимое второго регистра 2 стало равным нулю , дешифратор 42, св занный через вход контрол нулевого аргумента 19 со вторым регистром 2, выдает через выход признака нулевого аргумента 15 «высокий сигнал, который поступает через вход 14 на вход элемента ИЛИ 35, на выходе которого по вл етс «единичный сигнал, который, поступив на вход сброса триггера 30, сбрасывает его в нуль, прекратив итерации. Этот же сигнал поступает на четвертый выход 16 блока управлени 5 в качестве сигнала «Готово . Сигнал «Пуск выключаетс сигналом «Готово и преобразователь готов к преобразованию новых значений аргументов.

Все вышеописанные операции повтор ютс в каждой итерации, число которых подсчитываетс счетчиком 31, куда первоначаль но по сигналу «Пуск с помощью первого формировател импульсов 37 и входа занесени 39 заноситс начальное число итераций. Вс кий раз после каждой итерации сигнал с выхода второго элемента задержки 38

Q поступает на счетный вход 40 и уменьщает содержимое счетчика 31 на 1. Если в счетчике будет О, образуетс сигнал высокого уровн . Он поступает через элемент ИЛИ 35 на вход триггера 30 и, закрыв через элемент НЕ 32 элемент И 34, заканчивает

5 преобразование. Преобразование может закончитьс также если после какой-то итерации содержимые обоих сумматоров-вычитателей 1 сравн ютс . Сигнал об этом в виде

напр жени низкого уровн возникает на выходе блока сравнени 41 и далее через второй элемент НЕ 43 и элемент задержки 45 поступает через выход 15 на вход 14 и на вход элемента ИЛИ 35.

В момент по влени сигнала «Готово на выходе второго сумматора 1 в масштабе аргументов по вл етс результат, равный (хи -f- yw) / (u + w) с точностью до веса младшего разр да.

Одновременно триггер 30 сбрасываетс

в нуль, готов сь к новому преобразованию.

Сигнал «Пуск в момент занесени новых

аргументов должен быть уже выключенным.

Claims

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий два накапливающих сумматора-вычитателя, два регистра, блок анализа сходимости и блок управления, причем выход синхронизации блока управления соединен с синхронизирующими входами первого и второго сумматоров-вычитателей, выходы которых соединены соответственно с первой и второй группами информационных входов блока анализа сходимости, первый и второй выходы кода операции которого соединены соответственно с управляющими входами первого и второго сумматоров-вычитателей, а выход равенства аргументов блока анализа сходимости соединен с первым входом останова вычислений блока управления, выход управления итерациями которого соединен с входом управления сдвигом вправо первого и второго регистров, вход управления сдвигом влево которых соединены с выходом коррекции аргументов блока управления, отличающийся тем, что, с целью расширения функциональных возможностей за счет вычислений функции от четырех аргументов, в него дополнительно введен элемент ИЛИ, причем выходы старших разрядов первого и второго регистров соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с входом признака режима коррекции блока управления, первые группы информационных входов первого и второго сумматоров соединены соответственно с выхода- ми второго и первого регистров, информационные входы которых соединены соответственно с первой и второй группой информационных входов преобразователя, третья и четвертая группы информационных входов которого соединены соответственно с вторыми группами информационных входов первого и второго сумматоров-вычитателей, а информационные выходы первого регистра и второго сумматора соединены соответственно с входами контроля нулевого аргумента блока анализа сходимости и информационными выходами преобразователя, причем блок управления содержит генератор импульсов, триггер, счетчик, элемент НЕ, дешифратор, три элемента И, элемент ИЛИ, два элемента задержки и два формирователя импульсов, причем первый вход первого элемента И соединен с входом запуска блока управления и входом первого формирователя импульсов, второй вход первого элемента И соединен с выходом генератора импульсов, третий вход первого элемента И соединен с выходом первого элемента НЕ, вход которого соединен с входом сброса триггера, выходом признака окончания вычислений блока управления и выходом элемента ИЛИ, первый вход которого соединен с выходом дешифратора, входы которого соединены с выходами счетчика, вход разрешения записи начального кода которого соединен с выходом первого формирователя импульсов, а синхронизирующий вход соединен с выходом управления итерациями блока управления и через элемент задержки с выходом второго элемента И, первый вход которого соединен с выходом первого элемента И и с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом триггера, прямой выход которого соединен с вторым входом второго элемента И, а вход установки триггера соединен через второй элемент задержки с выходом второго формирователя импульсов, вход которого соединен с входом признака режима коррекции блока управления, выSU 1188750 ходы синхронизации и коррекции аргументов которого соединены соответственно с выходами второго и третьего элементов И, первый и второй входы признака останова вычислений блока управления соединены соответственно с вторым и третьим входами элемента ИЛИ, а второй вход признака останова вычислений блока управления соединен с выходом признака нулевого аргумента блока анализа сходимости, содержащего блок сравнения, дешифратор, элемент задержки, два элемента .НЕ и два сумматора по модулю два, причем первая и вторая группы информационных входов блока анализа сходимости соединены соответственно с первой и второй группами информационных входов блока сравнения, выход признака неравенства аргументов которого соединен с первым входом первого сумматора по модулю два, второй вход которого соединен с выходом второго сумматора по модулю два, первый и второй вход которого соединены соответственно со старшими разрядами первой и второй группы информационных входов блока сравнения, выход признака равенства аргументов которого соединен через элемент НЕ и элемент задержки с выходом равенства аргументов блока анализа сходимости, выход признака нулевого аргумента которого соединен с выходом дешифратора, входы которого соединены с входами контроля нулевого аргумента блока анализа сходимости, первый выход кода операции которого соединен с выходом первого сумматора по модулю два и через второй элемент НЕ с вторым выходом кода операции блока анализа сходимости.