SU1185346A1 - Устройство для сопряжения процессоров в многопроцессорной системе - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных систем, в частности однородных мультимикропроцессорных сис.тем 5 с распределенной общей памятью.

Цель изобретения - повышение быстродействия и расширение функциональных возможностей.

На фиг.1 представлена укрупнен- Ю ная блок-схема устройства для сопряжения процессоров; на фиг. 2 и 3 - функциональная блок-схема устройства; на фиг. 4 и 5 - примеры форматов слова сообщения и регистра 15 прерываний соответственно; на фиг. 6 — пример включения устройства для сопряжения в многопроцессорной системе; на фиг. 7 и 8 - блок-схема алгоритма обмена. 20

Каждое устройство для сопряжения (фиг.1) содержит блок 1 регистров, блок 2 управления, первые адресные входы-выходы 3, первые информационные входы-выходы 4 и первые входы- 25 выходы управления 5, вторые адресные

'входы-выходы 6, вторые информационные входы-выходы 7, вторые входывыходы управления 8 и внутреннюю шину 9. Микропроцессорный блок 30

условно не показан.

Блок 1 регистров (фиг.2) содержит регистр 10 передачи адреса, регистр 11 передачи данных, однобитовый регистр 12 передачи признака, одно2

битовый регистр 13 приема признака, регистр 14 приема данных, регистр 15 приема адреса, первый шинный формирователь 16, регистр 17 адреса устройства, регистр 18 прерываний, первую схему 19 сравнения, вторую схему 20 сравнения, второй шинный формирователь 21, третий шинный формирователь 22, усилитель 23 седьмого элемента 24 ИЛИ, шестой элемент 25 ИЛИ, выходы 26-28, входы 29-38.

Блок 2 управления (фиг.З) содержит четвертый, пятый, первый, второй, третий, триггеры 39-43 соответственно, таймер 44, четвертый элемент 45 ИЛИ, третий элемент 46 И, одиннадцатый элемент 47 И, второй элемент 48 ИЛИ, седьмой элемент 49 И, восьмой элемент 50 И, девятый элемент 51 И, десятый элемент 52 И, третий элемент 53 ИЛИ, элемент 54 НЕ, четвертый элемент 55 И, пятый элемент 56 И, шестой элемент 57 И, второй элемент 58 И, первый элемент 59 И , первый элемент 60 ИЛИ, первый элемент 61 задержки, первый одновибратор 62, второй элемент 63 задержки, третий элемент 64 задержки, второй одновибратор 65, четвертый элемент 66 задержки, пятый элемент 67 ИЛИ, входы 26-28, выходы 29-38.

Блок 1 (фиг.2) регистров для

подключения к общей магистрали и

к магистрали обмена 'процессора содержит входы 68 адреса устройства,

3

1185

входы 69, 70 и 71 первой группы

полей адреса, данных, признака соответственно, выходы 72 адреса устройства, выходы 73, 74 и 75 первой группы полей адреса, данных, признака 5

соответственно, входы 76 адреса процессора устройства, входы 77 и 78 второй группы полей адреса и данных соответственно, выходы 79 признаков прерываний устройства, выходы 10 80 и 81 второй группы полей адреса и данных соответственно.

Многопроцессорная система (фиг.6), в которой использованы предложенные устройства для сопряжения процессо- 15 ров, состоит из множества идентичных модулей 82, входы-выходы которых соединены с общей магистралью и включают в себя устройство 83 для сопряжения процессоров, процессорные 20 блоки 84, содержащие каждый процессор 85, локальную память 86, блок 87 общей распределенной памяти. Шина управления общей магистрали системы соединена с блоком 88 приоритет- 25

ного распределения магистрали.

Обмен происходит следующим образом .

В цикле обращения к общей памяти системы процессор-источник 84 акта- зо визирует свое устройство 83, переслав ему необходимую информацию для обмена, после чего устройство 83 самостоятельно устанавливает связь с устройством для сопряжения ₃₅ процессора-адресата и передает ему информацию в виде слова сообщения (фиг.4), содержащего код номера источника, код номера адреса, байт данных (в режиме записи) и признак 40 фракции. Устройство-адресат, подтвердив прием, выходит на прямой доступ к элементу распределенной общей памяти своего процессорного блока. После окончания обмена 45

устройство-адресат связывается с устройством-источником и передает ему свое слово сообщения. Последнее пересылает полученный байт данных в адресованную область общей памяти 50 в режиме прямого доступа (функция чтения) и сообщает об окончании цикла взаимообмена своему процессорному блоку.

Признаком обращения к общей 55

памяти является единичное состояние соответствующего адресного разряда процессорного блока.

346 4

Работа устройства в составе сис-.

темы осуществляется следующим образом .

В исходном состоянии выходы шинных формирователей и регистров 10, 11, 12, 14 и 18 всех блоков взаимообмена находятся в высокоимпедансном состоянии, триггеры 39-43 находятся в нулевом состоянии.

В регистрах 17 перед работой системы выставляются не совпадающие между собой двоичные коды, а таймеры 44 настраиваются так, чтобы время с момента запуска таймера 44 до появления сигнала на его выходе было несколько больше времени отклика (сигнал "Отв.") любого адресуемого блока взаимообмена.

В цикле обращения процессора-источника блока задатчика к распределенной общей памяти процессор выстав ляет на свои адресные шины шестнадцатиразрядный код адреса с признаком "П" обращения к общей памяти. Если в поле адреса "Номер МПБ-адресата" не содержится код номера элемента общей памяти источника, то это означает что адресуется элемент общей распределенной памяти, находящийся вне данного процессорного блока, в противном случае обращение адресовано элементу общей памяти данного процессорного блока. Признаком этих двух направлений адресации являются соответствующие состояния выхода первой схемы сравнения 19.

После выдачи байта данных на шину данных (в режиме записи) процессорный блок-источник посылает импульс записи или чтения по линиям "Зп. П", "Чт. П" соответственно как при обычном обмене с памятью. Этот импульс устанавливает в соответствующее состояние четвертый триггер 39 и, пройдя второй элемент 48 ИЛИ, поступает на первый вход одиннадцатого элемента 47 И.

Если в этот момент времени на первом входе одиннадцатого элемента 47 И присутствует признак обращения к элементу распределенной общей памяти данного процессорного блока, то цикл обмена 'заканчивается как обычно и одиннадцатый элемент 47 И не срабатывает.

В противном случае импульс с выхода одиннадцатого элемента 47 И по

5

1185346

6

входу 34 блока 1 регистров поступит на вход стробирования записи регистров 10 и 12 и через седьмой элемент 24 ИЛИ - на вход стробирования записи регистра 11. В результате в регистр 10 перепишется код адреса, в регистр 11 - байт данных с магистрали обмена процессора источника, а в регистр 12 - состояние единичного выхода четвертого триггера 39. Одновременно с выхода одиннадцатого элемента 47 И по шине "Запрос О.М" поступит сигнал запроса на доступ к общей магистрали системы в блок 88.

' Цикл обращения процессорного блока-источника к своему устройству · для сопряжения закончен, и процессорный блок может продолжить выполнение своей локальной задачи.

С приходом разрешающего сигнала по линии "Разр." от блока 88 приоритет_ч ного распределения магистрали устанавливается в единичное состояние пятый триггер 40, сигнал с прямого выхода которого поступит на линию "Занято", а также на вход синхронизации первого триггера 41 и установит его в единичное состояние. Сигнал с прямого выхода первого триггера 41 по входу 30 блока 1 откроет выходы шинного формирователя 16 и переключит регистры 11 и 12 на выдачу информации по выходам. Этот же сигнал, пройдя восьмой элемент 50 И, при разрешающем сигнале с прямого выхода пятого триггера 40 по входу 32 блока 1 откроет выходы регистра 10. В результате информация из регистров 10, 11, 12 и 17 в виде слова сообщения поступит на общую магистраль системы. Одновре-* менно запустится таймер 44.

Код адресного поля "Номер МПБ-адресата" регистра 10 поступит на соответствующие вторые группы входов первых схем сравнения 19 всех устройств для сопряжения, но сработает только первая схема сравнения 19 в устройстве-адресате, сигналом с выхода которой в соответствующее поле регистра 15 запишется информация адресных полей "Номер МПБ-задатчика" и "Адрес физической единицы", в регистр 14 данные, в однобитовый регистр 13 признак функции. Этот же сигнал,

пройдя усилитель 23, распространяясь по шине "Отв", сбросит первый триггер 41 устройства источника, пройдя через четвертый элемент 45 ИЛИ, закроет по выходу первый шинный формирователь 16, регистры 10, 11 и 12, освободив тем самым общую магистраль системы. На этом заканчивается цикл приема слова сообщения устройством для сопряжения адресуемого процессорного блока.

Сигнал с выхода второй схемы сравнения 20 устройства-адресата по входу 27 блока 2, пройдя элемент 49 И, при разрешающем сигнале с инверсного выхода пятого триггера 40 установит второй триггер 42 в единичное состояние, в результате чего с его прямого выхода в процессорный блок поступит сигнал по линии "Захв", извещающий о запросе на прямой доступ к элементу общей памяти адресуемого процессорного блока. Ответив сигналом, подтверждающим запрос по линии "Подт. захв.", поступающим на второй вход четвертого элемента 55 И, процессорный блок-адресат освободит магистраль обмена. Под действием этого сигнала откроется четвертый элемент 55 Ии на его выходе появится сигнал, который по линии "Разр. пам. 2" поступит в процессорный блок и разрешит выборку элемента распределенной общей памяти адресуемого процессорного блока. Одновременно этот сигнал поступит на третьи входы первого и второго элементов И 53 и 58.

В зависимости от состояния выхода регистра 13 на входе 28 блока 1 .при разрешающем сигнале с инверсного выхода пятого триггера 40 сработает второй элемент 58 И, либо первый элемент 59 И.

Если был принят сигнал - признак функции чтения, то сработает первый элемент 59 И и сигнал с его выхода по входу 36 блока 1, через шестой элемент 25 ИЛИ откроет второй шинный формирователь 21, подключив выходы регистра 15 к освобожденной процессором адресной шине.

По этому же сигналу через задержку, определяемую третьим элементом задержки 64, сформирован вто7

1185346

8

рьм одновибратором 65 импульс,который по входу 38 блока 1, пройдя седьмой элемент 24 ИЛИ, обеспечит прием в регистр 11 байта данных из элемента распределенной памяти 5 адресуемого процессорного блока.

Этот же сигнал, пройдя через четвертый элемент задержки 66 и пятый . элемент 67 ИЛИ, сбросит второй триггер 42 и установит через тре- Ю тий элемент 53 ИЛИ третий триггер 43, на прямом выходе которого появится сигнал, и по линии "Запр. прер." поступит в процессорный блок как сигнал запроса на прерыва- 15 ние.

С приходом сигнала подтверждения прерывания по линии "Разр. прер." от процессорного блока на второй вход шестого элемента 57 И 20 на выходе его появится импульс, который по входу 37 блока 1 поступит на вход синхронизации регистра 18, в результате чего на шине данных микропроцессорного блока появится 25 байт регистра 18, который интерпретируется процессором как код вектора прерывания (фиг.5).Программа, соответствующая данному вектору, может определенным образом изме- зо нить ход вычислительного процессора адресуемого процессорного блока.

Если был принят признак функции записи, то сработает второй элемент 58 И, сигнал с выхода которого, пройдя первый элемент 60 ИЛИ, по входу 35 блока 1 переключит регистр 14, второй шинный формирователь 21 через шестой элемент 25 ИЛИ на выдачу информации, в результате 40 чего на шинах адреса и данных адресуемого процессорного блока появятся код адреса и данные для записи в общую память соответственно.

Этот же сигнал через задержку, 45 определяемую первым элементом задержки 61, запустит первый одновибратор 62, сигнал с выхода которого по линии "Зп.П" поступит на управляющий вход записи элемента общей 50 памяти, в результате чего принятый от процессорного блока источника байт‘информации помещается в элемент общей памяти процессорного блока-адресата. Этот же сигнал через 55 задержку, определяемую вторым элементом задержки 63, пройдя пятый элемент 67 ИЛИ, сбросит второй

триггер 42 и установит третий триггер 43. Запустится цикл прерывания, описанный выше.

По окончании цикла прерывания сигнал с выхода шестого элемента 57 И сбросит в нулевое состояние третий триггер 43 и поступит на второй вход третьего элемента 46 И и вход сброса пятого триггера 40, подтвердив его нулевое состояние.

В результате на выходе третьего элемента 46 И появится импульс, который установит первый триггер 41 в единичное состояние. Сигнал с выхода первого триггера 41 по входу 30 блока 1 откроет выходы регистров 11 и 12, первый шинный формирователь 16, а сигнал с выхода девятого элемента 51 И при разрешающем сигнале с инверсного выхода триггера 40 по'входу 31 откроет выход третьего шинного формирователя

22. В результате на шипы общей магистрали поступит слово сообщения процессорного блока-адресата. Одновременно запустится таймер 44.

Разряды адресного поля "Номер МПБ-адресата" регистра 15, содержащие код адреса процессорного блока-источника, поступая на вторую группу входов первой схемы сравнения 19, заставят сработать первую схему сравнения 19 устройства-источника, сигнал с выхода которой откроет входы регистров 13, 14 и 15, в результате чего в соответствующие регистры запишется признак функции, данные и код адреса, причем в адресное поле "Номер МПБ-адресата" регистра 15 занесется код адреса процессорного блока-адресата. Этот же сигнал, пройдя усилитель 23, выдает на линию "Отв." сигнал ответа и через четвертый элемент 45 ИЛИ сбросит первый триггер 41 блока 2 устройства-адресата, освободив тем самым общую магистраль. Сигнал с выхода первой схемы сравнения 20 блока 1 процессорного блока источника по входу 27 блока 2 поступит на первый вход элемента 52 И, и при разрешающем сигнале с прямого выхода пятого триггера 40 на выходе десятого элемента 52 И появится импульс, который поступит на синхронизирующие входы второго и третьего триггеров 42 и 43.

9 1

В зависимости от признака функции, поступившего с выхода регистра 13 по входу 28 блока 2, установится в единичное состояние либо триггер 42,.либо третий триггер 43.

В случае функции чтения установится второй триггер 42, сигнал с единичного выхода которого запустит цикл прямого доступа к элементу общей памяти процессорного блока источника с записью принятого байта данных в элемент общей памяти способом, подобным указанному выше, с той разницей, что сигнал на выходе

' первого элемента 60 ИЛИ появится под действием выходного сигнала с пятого элемента 56 И при разрешающем сигнале с выхода пятого триггера 40. С окончанием цикла прямого доступа запустится цикл запроса

1 прерывания как было описано выше.

В случае функции записи устано" вится в единичное состояние третий триггер 43, сигнал с прямого выхода которого запустит цикл запроса на прерывание, описанный выше.

.В любом из этих случаев по окончании цикла запроса на прерывание сигнал с выхода шестого элемента 57 И сбросит в нулевое состояние третий триггер 43 и пятый триггер 40, снимая сигнал занятости с линии "Занято", чем и заканчивается цикл взаимообмена. Устройство готово к следующему циклу взаимообмена.

Если сигнал ответа по линии "Отв." не придет или придет через время,превышающее время таймера 44, то последний через элемент 45 ИЛИ сбросит в нулевое состояние первый триггер 41, а через третий элемент 53 ИЛИ установит третий триггер 43 в единичное состояние, сигнал с прямого выхода которого запустит цикл запроса на прерыва- .

85346 Ю

ние, указанный выше·. Сигнал с выхода сторожевого таймера поступит также на соответствующий вход регистра 18. В результате считанный

5 код вектора прерывания будет нести признак несостоявшегося взаимообмена соответствующей определенной реакции микропроцессора.

Исключив цикл запроса на преры10 вание, в предлагаемом устройстве

можно обеспечить режим "мягкого прерывания", когда каждый микропроцессор в системе, например, периодически, по сигналам своего таймера

15 опрашивает определенные ячейки

своего элемента общей распределенной памяти, куда может быть записано сообщение для данного микропроцессорного блока от любого мик20 ропроцессорного блока системы.

В предлагаемом устройстве наличие возможности для расширения адресного пространства позволяет каждому процессорному блоку непос25 редственно адресовать всю распределенную общую память в системе большого размера.

В цикле обмена любого процессорного блока с распределенной общей

30 памятью общая магистраль выделяется не на весь период обращения к памяти, а только на период передачи слова сообщения, содержащего адрес и данные. Повышается частота обра₃₅ щения к общей памяти, т.е. число обращений всех процессорных блоков системы к памяти в единицу времени, вследствие чего сокращается время реакции системы на внешние

40 воздействия, связанные с обращением х общей памяти.

Процессорные блоки связаны гибкой системой связей, что повышает универсальность системы и ориенти45 рует ее на решение нерегулярных

задач (с помощью микропроцессоров).

1185346

Л' оЬщеи магис/пралЛ

к ΜП6

Фиг. 2

Занято

Разр

Запрос ρΰ. ώ.

34

44

45

1 185346

у 30

Зах8

30'

47

444

26

"7

Ромер МЛ бисглочниРа

„7^5 г-ЭГ

4/

49

42

40

22

46

	I—>	5
			39
46		Р

-I 4-»Ш

Ψ Г-Щ 33 54

4т. О За. П.

Регистр)7

32 50

Поле

адреса

2&~7$

Ромер МЛб- адресата

5/

52

31

26

56

43

Фиг. δ

Разр. пан 2

Запр.прер.

36

Ξ^ΡΨ|·->37

Адрес физиоесрой аодеотаври

ΊΕ3.

за

Роле

данных

Дарные

24~5п

Регистр 10 Фиг. 4

Рееистр 11 Регистр 12

8 ⁷ 6 5 4 3 2 1

7 | X | 7 | У | Н

Н* . .

/Г Ж ф Признал функции

_ι Призран общей ламяти ~ Признал ресостол дщегосл о&мерс/

Фиг. 5

1185346

хпн эи-дос/иЯ онп/п

°о

со

Фиг. 6

1185346

Фиг. 7

1185346

Фиг. 8

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В МНОГОПРОЦЕССОРНОЙ СИСТЕМЕ, содержащее регистры приема данных, адреса, признака, информационные входы которых являются входами первой группы полей данных,адре са, признака устройства соответственно и подключены к общей магистрали многопроцессорной системы, регистры передачи данных, адреса, признака, информационные входы регистров передачи данных и адреса » являются входами второй группы полей данных и адреса устройства соответственно и подключены к магистрали обмена процессора, первый одновибратор, с первого по шестой элементы И, первый элемент ИЛИ,

   первый и второй элементы задержки, первый шинный формирователь, выходы которого являются выходами адреса устройства, элемент НЕ, вход которого объединен с первым входом первого элемента И, а выход подключен к первому входу второго элемента И, вторые входы первого и второго элементов И объединены, выход вто рого элемента И подключен к первому

   входу первого элемента ИЛИ, выход которого подключен к входу первого элемента задержки, три триггера, вход установки первого триггера подключен к выходу третьего элемента И, прямой выход второго триггера подключен к первому входу четвертого элемента И, выход которого подключен к первому входу пятого элемента И, регистр адреса устройства, первую схему сравнения, первая группа входов которой подключена к трупе выходов регистра адреса устройства, а вторая группа входов является

   с

   входами адреса устройства, вторую ©

   схему сравнения, усилитель, отличающееся тем, что, с целью повышения быстродействия, в него введены регистр прерываний, второй и третий шинные формирователи, четвертый и пятый триггеры, таймер, с второго по седьмой элементы ИЛИ, с седьмого по одиннадцатый элементы И, третий и четвертый элементы задержки, второй одновибратор, выходы регистра адреса устройства подключены к информационным входам первого шинного формирователя, выход шестого элемента ИЛИ подключен к входу стробирования второго шинного формирователя, выход седьмого элемента ИЛИ подключен к входу стробирования записи регистра передачи данных,выходы регистров передачи адреса, данных, признака являются выходами первой группы полей данных, адреса, признака устройства соответственно и подключены^ к общей магистрали многопроцессорной системы, выходы регистра приема адреса подключены

   1185346

   к информационным входам второго и третьего шинных формирователей, выходы второго шинного формирователя являются выходами второй группы поля адреса устройства и подключены к магистрали обмена процессора, выходы третьего шинного формирователя поразрядно объединены с выходами регист ра передачи адреса, выходы регистра приема данных являются выходами второй группы поля данных устройства и подключены к магистрали обмена процессора, выход регистра приема признака подключен к входу разряда признака функции регистра прерываний, к входу элемента НЕ и информационному входу второго триггера, выход разряда признака общей памяти регистра приема адреса подключен к входу одноименного разряда регистра прерываний, выход таймера подключен к входу разряда признака несостоявшегося обмена регистра прерываний и к первым входам третьего и четвертого элементов ИЛИ, выходы регистра прерываний являются выходами признаков прерываний устройства, первая группа входов второй схемы. сравнения подключена к группе выходов регистра адреса устройства, а вторая группа входов является входами адреса процессора устройства и подключена к магистрали обмена процессора, выход второй схемы сравнения является выходом признака адресации к общей памяти устройства и подключен к первому входу одиннадцатого элемента И, первый вход второго элемента ИЛИ объединен с входом установки четвертого триггера и является входом признака считывания общей памяти устройства, второй вход второго элемента ИЛИ объединен с входом сброса четвертого триггера и является входом признака записи, общей памяти устройства, выход второго элемента ИЛИ подключен к второму входу одиннадцатого элемента И, выход которого подключен к входам стробирования записи регистра передачи адреса и признака и к первому входу седьмого элемента ИЛИ и является выходом запроса общей магистрали устройства, прямой выход четвертого триггера подключен к информационному входу регистра передачи признака, выход первого элемента задержки через первый одновибратор подключен к второму входу второго элемента ИЛИ и входу второго элемента задержки, выход которого подключен к первому входу пятого элемента ИЛИ, выход которого подключен к входу сброса второго триггера и второму входу третьего элемента ИЛИ, выход которого подключен к входу сброса третьего триггера, выход четвертого элемента И подключен к третьим входам первого и второго элементов И,вторые входы которых подключены к инверсному выходу пятого триггера, прямой выход которого подключен к вторым входам пятого, восьмого и десятого элементов И и входу синхронизации первого триггера и является выходом занятия общей магистрали устройства, выход пятого элемента И подключен к второму входу первого элемента ИЛИ, выход которого подключен к первому входу шестого элемента ИЛИ, выход первого элемента И подключен к второму входу шестого элемента ИЛИ и через третий элемент. задержки - к входу второго одновибратора, выход которого подключен к второму входу седьмого элемента ИЛИ и через четвертый элемент задержки - к второму входу пятого элемента ИЛИ, выход элемента НЕ подключен к информационному входу третьего триггера, прямой выход которого подключен к первому входу шестого элемента И, выхоц которого подключен к входу синхронизации регистра прерываний, к входам сброса третьего и пятого триггеров и к первому входу третьего элемента И, инверсный выход пятого триггера подключен к вторым входам третьего, седьмого и девятого элементов И, прямой выход первого триггера подключен к входу запуска таймера, к первым входам восьмого и девятого элементов И, к входам выдачи регистров передачи данных и признака и к входу стробирования первого шинного формирователя, выход первой схемы сравнения подключен к входам стробирования записи регистров приема адреса, данных, признака, к входу усилителя и к первым бходам седьмого и десятого элементов И, выход седьмого элемента И подключен к входу установки второго триггера, инверсный выход которого подключен к

   1185346

   третьему входу одиннадцатого элемента И, выход восьмого элемента И подключен к входу выдачи регистра передачи адреса, выход девятого элемента И подключен к входу стробирования третьего шинного формирователя, выход десятого элемента И подключен к входам синхронизации второго и третьего триггеров, выход четвертого элемента ИЛИ подключен к входу сброса первого триггера, выход усилителя является выходом квитирования устройства, второй вход четвертого элемента ИЛИ подключен к входу сброса таймера и является входом квитирования устройства, вход установки пятого триггера является входом разрешения устройства, прямые выходы второго и третьего триггеров являются выходами захвата и запроса прерывания устройства соответственно, вторые входы четвертого и шестого элементов И являются входами подтверждения захвата и разрешения прерывания устройства соответственно, выход четвертого элемента И является выходом разрешения об ращения к памяти устройст ва.

   1