SU1184090A1

SU1184090A1 - Analog-to-digital servo converter

Info

Publication number: SU1184090A1
Application number: SU843705896A
Authority: SU
Inventors: Владимир Эдуардович Балтрашевич
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова /Ленина/
Priority date: 1984-03-01
Filing date: 1984-03-01
Publication date: 1985-10-07

Abstract

1. СЛЕДЯЩИ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий первый блок сравнени , первый вход которого соединен с входной шиной, а второй вход - с выходом первого цифроаналогового преобразовател , входы которого соединены с первыми выходами первого реверсивного счетчика , выход блока сравнени соединен с первым входом первого блока управлени , второй вход которого соединен с выходом генератора тактовых импульсов, третий вход - с вторым выходом первого реверсивного счетчика , четвертый вход - с шиной Запуск , а п тый вход - с шиной Стоп, первый выход - с первыми входами первого реверсивного счетчика, второй выход - с вторыми входами первого реверсивного счетчика, третьи входы которого соеданены с выходами первого распределител импульсов, третий выход первого блока управлени соединен с первым входом первого распределител импульсов, четвертый выход - с первым входом логического блока, а п тый выход - с четвертым входом первого -реверсивного счетчика и вторым входом первого распределител импульсов, третий вход которого соединен с выходом логического блока, вторые входы которого соединены с первыми выходами первого реверсивного счетчика , а третьи входы - с выходами первого распределител импульсов, отличающийс тем, что, с целью уменьшени погрешности преобразовани , в него введены регистр и поразр дный аналого-цифровой преобразователь, выполненный на аналоговом запоминающем устройстве , втором цифроаналоговом образователе, втором реверсивном (Л счетчике, втором распределителе импульсов, втором блоке управлени и втором блоке сравнени , первый вход которого соединен с выходом аналогового запоминающего устройства , первый вход которого соединен с входной шиной, второй вход объединен с первыми входами второго распределител импульсов и второго ревер QD J О СО сивного счетчика и подключен к первому выходу второго блока управлени , второй выход которого соединен с вторыми входами второго per версивного Счетчика, третий выход с третьими входами-второго реверcjHBHoro счетчика, четвертый вы- .. ход - с вторым входом второго распределител импульсов, п тый выход - с шиной Готовность и шестым входом первого блока управлени , шестой выход - с первым входом регистра, первый вход - с выходом второго блока сравнени , второй вход - с выходом генератора импульсов , третий вход - с первым выхо1. FOLLOWING ANALOG-DIGITAL CONVERTER containing the first comparison unit, the first input of which is connected to the input bus, and the second input - with the output of the first digital-analog converter, the inputs of which are connected to the first outputs of the first reversible counter, the output of the comparison unit is connected to the first input of the first block control, the second input of which is connected to the output of the clock pulse generator, the third input to the second output of the first reversing counter, the fourth input to the Start bus, and the fifth input to the Stop bus, n The first output is with the first inputs of the first reversible counter, the second output is with the second inputs of the first reversing counter, the third inputs of which are connected to the outputs of the first pulse distributor, the third output of the first control unit is connected to the first input of the first pulse distributor, the fourth output is connected to the first input of the logical the unit, and the fifth output — with the fourth input of the first –reverse counter and the second input of the first pulse distributor, the third input of which is connected to the output of the logic unit, the second the inputs of which are connected to the first outputs of the first reversible counter, and the third inputs to the outputs of the first pulse distributor, characterized in that, in order to reduce the conversion error, a register and a bitwise analog-to-digital converter, made on an analog storage device, are entered into it a digital-to-analog generator, a second reversible (L counter, a second pulse distributor, a second control unit and a second comparison unit, the first input of which is connected to the output of analogs second storage device, the first input of which is connected to the input bus, the second input is combined with the first inputs of the second pulse distributor and the second reverser QD J O CO of a solid counter and connected to the first output of the second control unit, the second output of which is connected to the second inputs of the second perverse Counter , the third output with the third inputs of the second countercjHBHoro counter, the fourth output - the course - with the second input of the second pulse distributor, the fifth output - with the bus Ready and the sixth input of the first control unit, gear second output - to a first input register, a first input - with the output of the second comparator unit, the second input - with the output of the pulse generator, the third input - a first exit

Description

дом второго распределител импульсо четвертьп вход - с шестым выходом первого блока управлени , п тый вход - с первым выходом второго реверсивного счетчика, вторые выходы которого соединены с вторыми входами регистра и с входами цифроаналого- вого преобразовател , выход которого соединен с вторым входом блока сравнени , причем вторые входы второго распределители импульсов соединены с четвертыми входами второго реверсивного счетчика, п тые входы которого соединены с первыми выходами первого реверсивного счетчика , при этом третьи входы второго распределител импульсов соединены с выходами первого распределител и пульсов.the house of the second distributor is a quarter-input pulse with the sixth output of the first control unit, the fifth input with the first output of the second reversing counter, the second outputs of which are connected to the second inputs of the register and the inputs of the digital-analog converter, the output of which is connected to the second input of the comparison unit, moreover, the second inputs of the second pulse distributors are connected to the fourth inputs of the second reversible counter, the fifth inputs of which are connected to the first outputs of the first reversing counter, the third in Odes of the second pulse distributor are connected to the outputs of the first distributor and pulses.

2. Преобразователь по п. 1 , о т-личающийс тем, что первый блок управлени выполнен .1л .двух элементах,2И-ИЛИ, двух RS-триггерах , п ти элементах И, двух элементах задержки, элементе ИЛИ, выход которого вл етс шестым выходом первого блока управлени , а первый вход соединен с выходом первого элемента задержки, вход которого объединен с 5 -входами первого и второго R5 -триггеров и вл етс четвертым входом и п тым выходом первого блока управлени , К вход первого R5 -триггера вл етс п тым входом первого блока управлени , а выход соединен с первым входом первого элемента И, второй вход которого вл етс вторым входом первого блока управлени , а выход соединен.с первыми входами третьего, четвертого и п того элементов И, выходы которых вл ютс 2. The converter according to claim 1, characterized in that the first control unit is made of .1l two elements, 2I-OR, two RS triggers, five AND elements, two delay elements, an OR element, the output of which is the sixth output of the first control unit, and the first input is connected to the output of the first delay element, the input of which is combined with the 5 inputs of the first and second R5 triggers and is the fourth input and the fifth output of the first control unit, K the input of the first R5 trigger is the fifth input of the first control unit, and the output is connected to the first th input of the first AND gate, the second input of which is the second input of the first control unit, and the output soedinen.s first inputs of the third, fourth and fifth AND gates, the outputs of which are

соответственно первым, третьим и четвертым выходами первого блока управлени , вторые входы четвертого и п того элементов И объединены и подключены к выходу второго элемента 2И-ИЛИ, первый и второй входы которого объединены . и подключены между собой и к D -входу второгоthe first, third, and fourth outputs of the first control unit, respectively; the second inputs of the fourth and fifth AND elements are combined and connected to the output of the second II-OR element, the first and second inputs of which are combined. and connected to each other and to the D input of the second

R5 -триггера, второму входу третьего элемента Инк выходу первого элемента 2И-ИЛИ, третий и четвертый входы второго элемента 2И-ИЛИ объединены и подключены к выходу второго R5 -триггера, С -вход которого через второй элемент задержки подключен к выходу первого элемента ИR5-trigger, the second input of the third element of the output of the first element 2I-OR, the third and fourth inputs of the second element 2I-OR are combined and connected to the output of the second R5 trigger, C -input of which is through the second delay element connected to the output of the first element AND

и вл етс вторым выходом первогоand is the second exit of the first

блока управлени , второй вход элемента ИЛИ соединен с выходом второго элемента И,первый вход которого соединен с выходом второго элемента задержки, а второй вход вл етс шестым выходом первого блока управлени , первый и второй, третий и четвертый входы первого элемента 2И-ИЛИ попарно объединены и вл ютс соответственно первым и третьим входами первого блока управлени .control unit, the second input of the OR element is connected to the output of the second element AND, the first input of which is connected to the output of the second delay element, and the second input is the sixth output of the first control unit, the first and second, third and fourth inputs of the first element 2I-OR are pairwise combined and are respectively the first and third inputs of the first control unit.

3. Преобразователь по п.1, отличающийс тем, что второй блок управлени выполнен n.i двух элементах 2И-ИЛИ, п ти RSтриггерах , трех элементах задержки , четырех элементах ИЛИ, семи элементах И, R -входы первого, второго, третьего, 6 -вход четвертого R5 -триггеров и первый вход второго элемента ИЛИ объединены и вл ютс четвертым входом и первым выходом второго блока управлени , R -вход четвертого R5 -триггера соединен с выходом первого элемента ИЛИ, первый вход которого объединен с вторым входом второго элемента ИЛИ, входом второго эле1мента задержки и первым входом четвертого элемента И и подключен к выходу шестого элемента И, второй вход четвертого элемента И и первый вход п того элемента И, J) -вход первого R5 -триггера, первый вход первого элемента И, первый и второй входы второго элемента 2И-ИЛИ объединены и подключены к выходу первого элемента 2И-ИЛИ, третий и четвертый входы второго элемента 2И-ИЛИ объедин(;ны и подключены к выходу первого RS -триггера, а п тый и шестой входы объединены и подключены к выходу третьего RS -триггера, Ь вход которого объединен с С -входом первого R5 -триггера и первым входом четвертого элемента ИЛИ и подключен к выходу первого элемента задержки, второй вход четвертого3. The converter according to claim 1, characterized in that the second control unit is made of ni two elements 2I-OR, five RS triggers, three delay elements, four OR elements, seven AND elements, and R-inputs of the first, second, third, 6 - the input of the fourth R5 triggers and the first input of the second OR element are combined and are the fourth input and the first output of the second control unit; the R input of the fourth R5 trigger is connected to the output of the first OR element, the first input of which is combined with the second input of the second OR element, input second element delay and the first input of the fourth element And and is connected to the output of the sixth element And, the second input of the fourth element And and the first input of the fifth element And, J) is the input of the first R5 trigger, the first input of the first element And, the first and second inputs of the second element 2I - OR are combined and connected to the output of the first element 2И-OR, the third and fourth inputs of the second element 2И-OR are combined (; us and connected to the output of the first RS trigger, and the fifth and sixth inputs are combined and connected to the output of the third RS trigger Whose input is combined with the C-inlet of the first R5-trigger a and the first input of the fourth OR element and is connected to the output of the first delay element, the second input of the fourth

элемента ИЛИ и 5 -вход второго элемента задержки объединены и подключены к выходу второго элемента задерж .ки и вл етс шестым выходом второго блока управлени , третий вход четвертого элемента ИЛИ и первый вход треть . элемента ИЛИ объединены и подключены к выходу п того элемента И, а выход четвертого элемента ИЛИ вл етс третьим вы :одом второго блока управлени , второй вход третьегоthe OR element and the 5 input of the second delay element are combined and connected to the output of the second delay element and is the sixth output of the second control unit, the third input of the fourth OR element, and the first input is the third. the OR element is combined and connected to the output of the fifth AND element, and the output of the fourth OR element is the third you: the second control unit, the second input of the third

элемента ИЛИ соединен с выходом первого элемента И, третий вход - с выходом четвертого элемента И, а выход вл етс вторым выходом второго блока управлени , первьй и второй , третий и четвертый входы элемента 2И-ИЛИ попарно объединены и вл ютс соответственно первым и п тым входами второго блока управлени , выход второго R5 -триггера вл етс п тым выходом второго блока управлени , второй вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого и первый вход второго элемента И объединены и подключены к выходу четвертого R5 -триггера, второй вход третьего элемента И, первы входы шестого и седьмого элементов И и второй вход второго элементаthe OR element is connected to the output of the first element AND, the third input is connected to the output of the fourth element AND, and the output is the second output of the second control unit, the first and second, third and fourth inputs of the element 2I-OR are pairwise combined and are respectively the first and fifth the inputs of the second control unit, the output of the second R5 trigger is the fifth output of the second control unit, the second input of the first element OR is connected to the output of the third element AND, the first input of which and the first input of the second element AND are combined and connected to the output the fourth R5 trigger, the second input of the third element And, the first inputs of the sixth and seventh elements And the second input of the second element

И объединены и вл ютс вторым вХодом второго элемента блока управлени , а третьи входы третьего и второго элементов И объединены и соединены с вьоходом второго элемента 2И-ИЛИ, выход второго и второй вход первого элемента И объединены и подключены к входу первого элемента за,цержки, а выход второго элемента ИЛИ соединен с R -входом п того RS -триггера, выход которого соединен с вторыми входами шестого и седьмого элементов И, третьи входы которых объединены и вл ютс третьим входом второго блока управлени , выход седьмого элеметхта И подключен к второму входу п того элемента И и вл етс четвертым выходом второго блока управле НИН .Both are combined and are the second input of the second element of the control unit, and the third inputs of the third and second elements are combined and connected to the input of the second element 2I-OR, the output of the second and the second input of the first element are combined and connected to the input of the first element and the output of the second element OR is connected to the R input of the fifth RS trigger, the output of which is connected to the second inputs of the sixth and seventh elements AND, the third inputs of which are combined and are the third input of the second control unit, the output of the seventh elemetht And under for prison to the second input of the fifth AND gate and is the fourth output of the second driving unit NIN.

Предлагаемое устройство относитс к вычислительной и измерительной технике, а также может быть использовано в автоматизированных системах управлени технологическими процессами и системах автоматизации научных исследований.The proposed device relates to computing and measurement technology, and can also be used in automated process control systems and research automation systems.

Целью изобретени вл етс уменьшение погрешности преобразовани .The aim of the invention is to reduce the conversion error.

На фиг. 1 представлена функциональна схема предлагаемого след щего аналого-цифрового преобразовател ; на фиг. 2 - первый блок управлени ; на фиг, 3 - второй блок управлени ; на фиг. 4 - логический блок.FIG. 1 shows a functional diagram of the proposed following analog-to-digital converter; in fig. 2 - the first control unit; 3, the second control unit; in fig. 4 - logical block.

Аналого-цифровой преобразовател ( АЦП) содержит первый блок 1 сравнени , первый вход которого соединен с выходом первого цифроаналогового преобразовател 2, цифровые входы которого ,соединены с выходами соответствующих триггеров (кроме триггера переполнени ) первого реверсивного счетчика 3, выход блока 1 сравнени соединен с первым входом первого блока 4 управлени , второй вход которого соединен с выходом генератора 5 тактовых импульсов, третий входThe analog-digital converter (ADC) contains the first comparison unit 1, the first input of which is connected to the output of the first digital-analog converter 2, whose digital inputs are connected to the outputs of the corresponding triggers (except overflow trigger) of the first reversible counter 3, the output of the comparison unit 1 is connected to the first the input of the first control unit 4, the second input of which is connected to the generator output 5 clock pulses, the third input

соединен с триггером переполнени реверсивного счетчика 3, четвертьш вход соединен с шиной Запуск, а п тый вход соединен с шиной Стоп, первый выход первого блока 4 управлени соединен с входом установки режима работы первого реверсивного счетчика 3, второй выход соединен с управл ющими входами разр дов первого реверсивнсгоconnected to the overflow trigger of the reversible counter 3, the quarter input is connected to the Start bus, and the fifth input is connected to the Stop bus, the first output of the first control unit 4 is connected to the installation input of the first reversible counter 3, the second output is connected to the discharge control inputs first reversible

счетчика 3, установочные входы разр дов которого соединены с выходами соответствуюЕХИх разр дов первого распределител 6 импульсов,the counter 3, the installation inputs of the bits of which are connected to the outputs of the corresponding bits of the first distributor 6 pulses,

третий выход первого блока 4 управлени соединен с входом сдвига вправо первого распределител 6 импульсов, четвертый выход соединен с входом логического блока 7the third output of the first control unit 4 is connected to the right shift input of the first distributor 6 pulses, the fourth output is connected to the input of logic unit 7

а п тый выход соединен с входами начальной установки первого реверсивного счетчика 3 и первого распределител 6 импульсов, выход логического блока 7 соединен сand the fifth output is connected to the inputs of the initial installation of the first reversible counter 3 and the first distributor 6 pulses, the output of the logic unit 7 is connected to

входом сдвига влево первого распределител 6 импульсов, перва группа входов логического блока 7 соединена с выходами соответствующих разр дов реверсивного счетчика 3,the left shift input of the first distributor 6 pulses, the first group of inputs of the logic unit 7 is connected to the outputs of the corresponding bits of the reversible counter 3,

а втора группа входов соединена с выходами соответствующих разр до распределител 6 импульсов, первый вход первого блока 1 сравнени соединен с входом поразр дного аналого-цифрового преобразовател 8 (АЦП), содержащего аналоговое запо минающее устройство 9, второй блок 10 сравнени , второй циф- циф роаналоговый преобразователь 11, второй реверсивный счетчик 12, вто рой распределитель 13 импульсов и второй блок 14 управлени , регистр 15. Первый блок 4 управлени содержит два элемента 2И-ИЛИ , 16-17, два R5 -триггера 18,19,,п ть элементов 20-24 И, два элемента 25-26 задержки элемент ИЛИ 27,второй блок 14 управлени содержит два элемента управлени содержит два элемейта 2И-ИЛИ 28-29, п ть RS -триггеров 30-34, четыре элемента ИЛИ 35-38, п ть элементов И 39-43, три элемента 44-46 задержки, два элемента И 47-48. Устройство работает следующим образом. Работа первого АЦП (фиг.1) почти полностью совпадает с работой известного (за исключением выдачи сигнала W 6 при условиии по влени сигнала R 6). В работе устройства используютс следующие внутренние логические переменные: S - текуп1Ий результат сравнени ; S1 - результат сравнени на предьщущем такте. Вначале первый блок 4 управлени устанавливает начальное значение результата сравнени на предьдущем такте S1: - TRUE и вьщает сигнал на п том выходе, который производит начальную установку, т.е. устанавливает в первом реверсивном счетчик 3 код 10....О и в первом распредели теле 6 импульсов код 10....0. Под действием тактовых импульсов, поступающих на второй вход, первый блок 4 управлени работает до по вл ч ни сигнала Стоп на п том входе. Текущий результат сравнени S формируетс по формуле S; R1 R V R1 по этому же правилу формируетс и сигнал на первом выходе первого бло ка 4 управлени , причем на первый вход поступает сигнал с первого блока 1 сравнени , а на третий вход - сигнал с триггера переполнени реверсивного счетчика 3. Сигнал с первого выхода устанавливает режим работы реверсивного счетчика 3 по правилу if W1 then + else - . Затем осуществл етс формирование величины шага квантовани , дл этого в зависимости от результата сравнени на текущем и предыдущем такте формируетс сигнал на третьем или четвертом выходах первого блока 4 управлени по формулам . W3: S S1 V S ; W4: S-S1VS.S1. В случае чередовани результатов сравнени по сигналу с третьего выхода осуществл етс сдвиг вправо распределител 6 импульсов, т.е. шаг квантовани уменьшаетс вдвое (в предлагаемом устройстве так же как и в известном предполагаетс запрещенным сдвиг вправо при коде О01). Если результаты сравнени на текущем и предыдущем такте совпадаюту то сигналом с четвертого выхода опрашиваетс логический блок 7, на выходе которого по вл етс сигнал только при условии нулевого состо ни разр да первого реверсивного счетчика 3, на который указывает единичный разр д распределител 6 импульсов . Этот сигнал осуществл ет сдвиг влево содержимого распределител импульсов, т.е. увеличивает вдвое значение шага квантовани . После формировани величины шага квантовани проводитс формирование величины числового эквивалента. ,Чл этого первьй блок 4 управлени выдает сигнал с второго выхода, который формирует величину текущего числового эквивалента, т.е. g: g jf Н q , где V- - сложение или вычитание в зависимости от режима работы реверсивного счетчика, установленного сигналом с первого выхода первого блока 4 управлени . Кроме того, блок управлени обеспечивает запоминание текущего результата сравнени , т.е. S1: S. После этого первый блок 4 управлени провер ет готовность поразр дного АЦП 8, т.е. он выдает сигналand the second group of inputs is connected to the outputs of the corresponding bit to the distributor 6 pulses, the first input of the first comparison unit 1 is connected to the input of the analog-to-digital converter 8 (ADC) containing the analog storage device 9, the second comparison unit 10, the second digit analog converter 11, second reversible counter 12, second pulse distributor 13 and second control block 14, register 15. First control block 4 contains two elements 2И-OR, 16-17, two R5 triggers 18.19,, five elements 20-24 And two elements and 25-26 delay element OR 27, the second control unit 14 contains two control elements containing two elements 2I-OR 28-29, five RS triggers 30-34, four elements OR 35-38, five elements AND 39-43 , three delay elements 44-46, two AND elements 47-48. The device works as follows. The operation of the first ADC (Fig. 1) almost completely coincides with the work of the known (except for the output of the signal W 6 under the condition that the signal R 6 appears). The following internal logical variables are used in the operation of the device: S is the result of the comparison; S1 is the result of the comparison in the previous cycle. At first, the first control unit 4 sets the initial value of the comparison result at the previous clock cycle S1: - TRUE and outputs the signal at the fifth output, which makes the initial setting, i.e. sets in the first reversible counter 3 a code 10 .... O and in the first distribution body 6 pulses a code 10 .... 0. Under the action of clock pulses arriving at the second input, the first control unit 4 operates until the arrival of the Stop signal at the fifth input. The current result of the comparison S is formed by the formula S; R1 RV R1, according to the same rule, a signal is formed at the first output of the first control unit 4, the signal from the first comparison unit 1 arrives at the first input and the signal from the overflow trigger of the reversible counter 3 arrives at the third input. The signal from the first output sets the mode operation of the reverse counter 3 according to the rule if W1 then + else -. Then, the quantization step size is formed; for this, depending on the comparison result, a signal is generated at the third or fourth outputs of the first control unit 4 using formulas at the current and previous clock cycles. W3: S S1 V S; W4: S-S1VS.S1. In the case of alternation of the comparison results by the signal from the third output, the pulse of the distributor 6 is shifted to the right, i.e. the quantization step is halved (in the proposed device, as well as in the known, it is assumed that the forbidden shift to the right with the O01 code). If the comparison results for the current and previous clock coincide, logic 4 is interrogated from the fourth output, the output of which is a signal only under the condition of the zero discharge state of the first reversible counter 3 indicated by the bit of the pulse distributor 6. This signal shifts to the left the contents of the pulse distributor, i.e. doubles the quantization step value. After forming the quantization step size, the numerical equivalent value is generated. This first control block 4 outputs a signal from the second output, which forms the value of the current numerical equivalent, i.e. g: g jf Н q, where V- is the addition or subtraction depending on the mode of operation of the reversible counter, set by the signal from the first output of the first control unit 4. In addition, the control unit stores the current comparison result, i.e. S1: S. After this, the first control unit 4 checks the readiness of the bit-to-bit ADC 8, i.e. he gives a signal

с шестого выхода при условии по влени сигнала на шестом входе, этот сигнал от первого блока 4 управлени запускает второй блок 14 управлени . С приходом очередного тактового импульса описанные действи первого блока 4 управлени повтор ютс .From the sixth output, subject to the appearance of a signal at the sixth input, this signal from the first control unit 4 starts the second control unit 14. With the arrival of the next clock pulse, the actions described by the first control unit 4 are repeated.

После прихода сигнала на четвертьш вход второго блока 14 управлени это устройство выдает сигнал с первого выхода, который включает аналоговое запоминающее устройство 9, переписывает содержимое первого реверсивного счетчика 3 и первого распределител 6 импульсов соответственно во второй реверсивный счетчик 12 и во второй распределитель 13 импульсов, кроме того блок управлени сбрасывает сигнал готовности и вспомогательный признак F , который предназначен дл организации полноценной проверки чередовани ответов блока сравнени (начина с второго такта).After the signal arrives at the quarter input of the second control unit 14, this device outputs a signal from the first output, which turns on the analog storage device 9, rewrites the contents of the first reversible counter 3 and the first distributor 6 pulses, respectively, to the second reversible counter 12 and to the second distributor 13 pulses, except In addition, the control unit resets the ready signal and the auxiliary sign F, which is intended to organize a full-fledged check of the alternation of the responses of the comparison block (starting a second bar).

Вначале второй блок 14 управлени , не мен величины шага квантовани , проводит уточнение поддиапазпна расположени входного сигнала , до смены ответа блока сравнени Необходимость этого уточнени вызвана тем, что след щий АЦП может отстать от входного сигнала.Initially, the second control unit 14, not changing the quantization step size, performs refinement of the subband arrangement of the input signal before changing the response of the comparison unit. The need for this refinement is due to the fact that the next ADC may lag behind the input signal.

Текущий результат сравнени S формируетс по формулеThe current result of the comparison S is formed by the formula

S: R1 R5 V RT . R5,S: R1 R5 V RT. R5

причем на первый вход поступает сигнал с второго блока 10 сравнени , а на п тый вход - сигнал с триггера переполнени второго реверсивного счетчика 12.moreover, the signal from the second comparison unit 10 is received at the first input, and the signal from the overflow trigger of the second reversible counter 12 arrives at the fifth input.

Уточнение поддиапазона расположени сигнала производитс до тех пор, пока не станет верным условие ( S . Ь V s S1-) -Fl R2. В процессе уточнени второй блок 14 управлени сигналом с второго выхода устанавливает режим работы ВТОРОГО реверсивного счетчика 12 в соответствии с ответом блока 10 сравнени . Затем сигнал с третьего выхода формирует величину текущего числового эквивалента л т.е. q: , где if-- сложение или вычитание в зависимости от режима работы второго реверсивного счетчика 12, установленного сигналом с второго выхода блока 14 управлени . Кроме того, блок 14 управлени обеспечивает запоминание щего результата сравнени , т .е. S1: S и устанавливает признак F1. После уточнени поддиапазона второй блок 14 управлени обеспечивает поразр дный поиск сигнала, отличающийс от классического только тем, что результат сравнени формируетс The refinement of the signal subrange is made until the condition (S.V.S S1-) -Fl R2 is correct. In the refinement process, the second signal control unit 14 from the second output sets the operation mode of the SECOND reversible counter 12 in accordance with the response of the comparison unit 10. Then the signal from the third output generates the value of the current numerical equivalent, i.e. q:, where if-- is addition or subtraction depending on the mode of operation of the second reversible counter 12 set by the signal from the second output of the control unit 14. In addition, the control unit 14 provides a memory comparison result, i.e. S1: S and sets the sign of F1. After refining the subband, the second control unit 14 provides a one-to-one search for a signal that differs from the classical one only in that the comparison result is generated

(как указывалось) по формуле R1 R5 V R1 R5,T.e, до тех пор, пока не по витс единица в младшем разр де .(as indicated) according to the formula R1 R5 V R1 R5, T.e, until the unit is in the lowest rank.

II

второго распределител 13 и myльcoв, второй блок 14 управлени поочередно выдает сигналы с четвертого выхода (уменьшает шаг квантовани вдвое, т.е. осуществл ет сдвиг вправо второго распределител 13 импульсов ), с второго выхода (устанавливает режим работы второго реверсивного счетчика 12 в зависимости от результатов сравнени ) и третьего выхода (формирует величину текущего числового эквивалента, т.е. q: ,the second distributor 13 and mykos, the second control unit 14 alternately outputs signals from the fourth output (halves the quantization step, i.e., shifts the second distributor to the right 13 pulses), from the second output (sets the operation mode of the second reversible counter 12 depending on comparison results) and the third output (generates the value of the current numerical equivalent, i.e. q:,

где ( - сложение или вычитание в зависимости от значени сигнала на втором выходе). После по влени единицы в младшем разр де распределител импульсов 13, т.е. при достижении минимального шага квантовани , второй блок 14 управлени в случае необходимости (т.е. q ; Vj )с помощью сигналов с второго и третьего выходов осуществл ет коррек1Ц1ю числового эквиалента; выдает сигнал на шес .том выходе, осуществл ющий переписывание числового эквивалента с второго реверсивного счетчика 12 в регистр 15 данных и еьщает сигнал готовности . Запуск Стоп ф Готовност Фиг. 1 ьwhere (is the addition or subtraction depending on the value of the signal at the second output). After the occurrence of the unit in the lower order of the pulse distributor 13, i.e. upon reaching the minimum quantization step, the second control unit 14, if necessary (i.e., q; Vj) using signals from the second and third outputs, corrects the numerical equivalent value; outputs a signal at the sixth output, which rewrites the numerical equivalent from the second reversible counter 12 into the data register 15, and carries the ready signal. Run Stop f Readiness FIG. 1 s

rW гтга-frW gtga-f

16sixteen

aa

5151

1313

ЬрьFr

2525

/7/ 7

-Lj2f-Lj2f

JVJ K4JVJ K4

I- r г5I- r g5

1717

IV/ IV /

W6W6

Фиг. гFIG. g

Claims

1. NEXT ANALOG-DIGITAL CONVERTER, containing the first comparison unit, the first input of which is connected to the input bus, and the second input is the output of the first digital-to-analog converter, the inputs of which are connected to the first outputs of the first reversible counter, the output of the comparison unit is connected to the first input of the first block control, the second input of which is connected to the output of the clock generator, the third input - with the second output of the first reversible counter, the fourth input - with the Start bus, and the fifth input - with the Stop bus, the first the output is with the first inputs of the first reversible counter, the second output is with the second inputs of the first reversible counter, the third inputs of which are connected to the outputs of the first pulse distributor, the third output of the first control unit is connected to the first input of the first pulse distributor, the fourth output is with the first input of the logic block and the fifth output - with the fourth input of the first -reversible counter and the second input of the first pulse distributor, the third input of which is connected to the output of the logic block, the second inputs of which о are connected to the first outputs of the first reversible counter, and the third inputs are with the outputs of the first pulse distributor, characterized in that, in order to reduce the conversion error, a register and a bitwise analog-to-digital converter are introduced into it, made on an analog memory device, and a second digital-to-analog converter , a second reversible counter, a second pulse distributor, a second control unit and a second comparison unit, the first input of which is connected to the output of the analog storage device devices, the first input of which is connected to the input bus, the second input is combined with the first inputs of the second pulse distributor and the second reverse counter and connected to the first output of the second control unit, the second output of which is connected to the second inputs of the second per version counter, the third output with the third inputs of the second reverse counter, the fourth output - with the second input of the second pulse distributor, the fifth output - with the Ready bus and the sixth input of the first control unit, the sixth output - with the first input of the register, the first input is with the output of the second comparison unit, the second input is with the output of the pulse generator, the third input is with the first output of the second pulse distributor, the fourth input is with the sixth output of the first control unit, the fifth input is with the first output of the second reversible counter, the second outputs which is connected to the second inputs of the register and to the inputs of the digital-to-analog converter, the output of which is connected to the second input of the comparison unit, the second inputs of the second pulse distributor connected to the fourth inputs of the second reverse an actual counter, the fifth inputs of which are connected to the first outputs of the first reversible counter, while the third inputs of the second pulse distributor are connected to the outputs of the first pulse distributor.

2. The converter according to claim 1, characterized in that the first control unit is made up of. Two elements “2I-OR, two RS-flip-flops, five AND elements, two delay elements, an OR element, the output of which is the sixth output of the first control unit and the first input is connected to the output of the first delay element, the input of which is combined with the 5 inputs of the first and second R5 triggers and is the fourth input and fifth output of the first control unit, R the input of the first R5 trigger is the fifth input of the first control unit, and the output connected to the first input the ode of the first element And, the second input of which is the second input of the first control unit, and the output is connected to the first inputs of the third, fourth and fifth elements And, the outputs of which are respectively the first, third and fourth outputs of the first control unit, the second inputs of the fourth and fifth elements And combined and connected to the output of the second element 2 AND-OR, the first and second inputs of which are combined. and connected to each other and to the B-input of the second RS-trigger, the second input of the third AND element and to the output of the first 2I-OR element, the third and fourth inputs of the second 2I-OR element are combined and connected to the output of the second R5 trigger, C-input which through the second delay element is connected to the output of the first AND element and is the second output of the first control unit, the second input of the OR element is connected to the output of the second AND element, the first input of which is connected to the output of the second delay element, and the second input is the sixth output of the first of the control unit, the first and second, third and fourth inputs of the first 2I-OR element are paired and are respectively the first and third inputs of the first control unit.

3. The Converter according to claim 1, characterized in that the second control unit is made up of two 2I-OR elements, five RS triggers, three delay elements, four OR elements, seven AND elements, R inputs of the first, second, third, S input the fourth R5 trigger and the first input of the second OR element are combined and are the fourth input and the first output of the second control unit, the R input of the fourth R6 trigger is connected to the output of the first OR element, the first input of which is combined with the second input of the second | OR element, the input of the second delay element and the first input of the fourth element And is connected to the output of the sixth element And, the second input of the fourth element And and the first input of the fifth element And, D is the input of the first R5-trigger, the first input of the first element And, the first and second inputs of the second element 2 AND-OR are combined and connected to the output of the first 2I-OR element, the third and fourth inputs of the second 2I-OR element are combined and connected to the output of the first RS-trigger, and the fifth and sixth inputs are combined and connected to the output of the third RS-trigger, the input of which is combined with C - input of the first R5-trigger and first the fourth input of the fourth OR element and connected to the output of the first delay element, the second input of the fourth OR element and the 5th input of the second delay element are combined and connected to the output of the second delay element. it is the sixth output of the second control unit, the third input of the fourth OR element and the first the input of the third OR e element is combined and connected to the output of the fifth AND element, and the output of the fourth OR element is the third output of the second control unit, the second input of the third OR element is connected to the output of the first element and And, the third input is with the output of the fourth AND element, and the output is the second output of the second control unit, the first and second, third and fourth inputs of the 2AND-OR element are paired and are respectively the first and fifth inputs of the second control unit, the output of the second R5 is the trigger is the fifth output of the second control unit, the second input of the first OR element is connected to the output of the third element And, the first input of which and the first input of the second element And are combined and connected to the output of the fourth RS-trigger, the second input of the third element And coagulant, the first inputs of the sixth and seventh AND gates and the second input of the second element

And combined and are the second input of the second element of the control unit, and the third inputs of the third and second elements AND are combined AND connected to the output of the second element 2 AND-OR, the output of the second and second input of the first element And are combined and connected to the input of the first delay element, and the output of the second of the OR element is connected to the R input of the fifth R5 trigger, the output of which is connected to the second inputs of the sixth and seventh AND elements, the third inputs of which are combined and are the third input of the second control unit, the output of the seventh element AND is connected to the second input of the fifth AND element a and the fourth output of the second block governance.