SU1171848A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее элементы пам ти, один вывод каждого из которых соединен со словарной , а другой - с опорной шинами, генератор тока хранени , один вывод которого подключен к опорной шине, а другой - к шине нулевого потенциала, генератор тока разр да и блок разр да, состо щий из двух п-р-п-транзисторов, база первого из которых подключена к щине опорного напр жени , а эмиттер второго - к первому выводу генератора тока разр да, второй вывод которого подключен к шине нулевого потенциала, отличающеес  тем, что, с целью снижени  потребл емой мощности и повышени  быстродействи  устройства, в блок разр да введен р-п-р-транзистор, эмиттер которого подключен к опорной щине, коллектор и база - соответственно к базе и коллектору второго п-р-п-транзистора, эмиттер и коллектор первого п-р-п-транзистора подключены соответственно к базе р-п-р-транзистора и к щине питающего напр жени , дополнительный эмиттер второго п-р-п-транзистора подключен к опорной щине.

Description

Изобретение относитс  к вычислительной технике и может найти применение при построении микросхем пам ти большой информационной емкости.

Цель изобретени  - снижение потребл емой мощности и повышение быстродействи  устройства.

На чертеже изображена электрическа  схема запоминающего устройства.

Запоминающее устройство содержит элементы 1 пам ти, один вывод каждого из которых соединен со словарной шиной 2, а другой - с опорной шиной 3. Один вывод генератора 4 тока хранени  подключен к опорной шине 3, а другой - к шине нулевого потенциала. Генератор 5 тока разр да и блок разр да, который состоит из двух п-р-п-транзисторов б и 7, база транзистора 6 подключена к шине опорного напр жени , а эмиттер транзистора 6 подключен к первому выводу генератора 5 тока разр да, второй вывод которого подключен к щине нулевого потенциала. В блок разр да введен р-п-р-транзистор 8, эмиттер которого подключен к опорной шине 3, коллектор и база - соответственно к базе и коллектору второго п-р-п-транзистора 7, эмиттер и коллектор первого п-р-п-транзистора 6 подключены соответственно к базе р-п-р-транзистора 8 и к шине питающего напр жени , дополнительный эмиттер второго р-п-р-транзистора 7 подключен к опорной шине 3.

Запоминающее устройство работает следующим образом.

При повыщении напр жени  на словарной шине 2 выше уровн  «невыбранной строки через открытое плечо элемента 1 пам ти протекает ток зар да емкости опорной шины 3, что приводит к росту напр жени  на ней и быстрому включению р-п-ртранзистора 8 и п-р-п-транзистора 7 за счет наличи  цепи положительной обратной св зи (база транзистора 8 соединена с коллектором транзистора 7, а коллектор транзистора 7 соединен с базой транзистора 8).

Включение транзисторов 8 и 7, приводит к по влению дополнительного разр дного тока, словарной 2 и опорной 3 шин, определ емого генератором 5 тока разр да. При достижении словарной шиной 2 напр жени ,

равного напр жению «невыбранной строки, транзисторы 7 и 8 включаютс  за счет прекращени  тока через переход эмиттер-база р-п-р-транзистора 8, вызываемого превышением напр жени , формируемого на базе

0 р-п-р-транзистора 8 эмиттерным повторителем 6, на базу которого подано посто нное напр жение, равное напр жению на опорной щине «невыбранной строки. Это вызывает прекращение коллекторного тока р-п-ртранзистора 8, и, как следствие, прекращение базового тока и запирание п-р-п-транзистора 7. При этом больша  скорость запирани  обеспечиваетс  протеканием коллекторного тока транзистора 7, задаваемого эмиттерным повторителем 6. Запирание транзисторов 8 и 7 обеспечивает от0 сутствие посто нного расхода мощности схе-, мы разр да, т. е. снижаетс  потребл ема  мощность запоминающего устройства.

Дл  повышени  быстродействи  по включению разр дной цепи один (или более)

5 дополнительный эмиттер п-р-п-транзистора 7 подключен к эмиттеру п-п-р-транзистора 8, что обеспечивает емкостной ток в базу п-р-п-транзистора 7, при повышении напр жени  на опорной шине 3 через емкость обратносмещенного перехода эмиттер-база.

0 Генератор 4 тока хранени  обеспечивает протекание посто нного тока через элементы 1 пам ти.

Таким образом, предлагаема  схема обеспечивает существование повышенного тока разр да емкости ранее «выбранной строки только в то врем , когда напр жение на словарной и опорной шинах выше , чем напр жение на словарной и опорной шинах «невыбранной строки, т. е. только во врем  переходного процесса, что приводит к снижению потребл емой мощности

0 и повышению быстродействи .

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее элементы памяти, один вывод каждого из которых соединен со словарной, а другой — с опорной шинами, генератор тока хранения, один вывод которого подключен к опорной шине, а другой — к шине нулевого потенциала, генератор тока разряда и блок разряда, со- первого из которых подключена к шине опорного напряжения, а эмиттер второго — к первому выводу генератора тока разряда, второй вывод которого подключен к шине нулевого потенциала, отличающееся тем, что, с целью снижения потребляемой мощности и повышения быстродействия устройства, в блок разряда введен р-п-р-транзистор, эмиттер которого подключен к опорной шине, коллектор и база — соответственно к базе и коллектору второго п-р-п-транзистора, эмиттер и коллектор первого п-р-п-транзистора подключены соответственно к базе р-п-р-транзистора и к шине питающего напряжения, дополнительный эмиттер второго п-р-п-транзистора подключен опорной