О О5About O5
о 00 Изобретение относитс к импульсной технике и может быть использовано в цифровых устройствах систем автоматики и вычислительной техники Цель изобретени - повышение надежности при одновременном расширении диапазона рабочих частот. На чертеже представлена структур на схема предлагаемого делител . Делитель содержит два последовательно соединенных счетчика 1 и 2 импульсов, разр дные входы первого из которых соединены через коммутатор 3 с соответствующими разр дными выходами второго счетчика 2 импульсов , элемент И4 и два 1К-триггера 5 и 6, счетные входы которых соединены с первым входом элемента И4 и входной шиной, R-входы - со счетным входом второго счетчика 2 импульсов пр мой выход первого 1К-триггера 5 соединен с I- и К-входами второго IK-триггера б и входом разрешени коммутатора 3, а инверсный выход с вторым входом элемента И4, инверс ный выход второго 1К-триггера 6 соединен с I- и К-входами первого 1К-триггера 5, при этом выход элемента И4 подключен к счетному входу первого счетчика 1 импульсов. Делитель работает следующим образом . Импульсы, подлежащие счету, хгере элемент И4 проход т на вход первого счетчика 1. При поступлении п-го импульса (п - коэффициент пересчета первого счетчика) на выходе старшего разр да данного счетчика по вл е с положительный уровень сигнала, к торый записываетс во второй счетчи 2и разрешает счет по входу тпиггерам 5 и 6. При поступлении импульса на объединенные входы 1К-триггеров измен етс состо ние выходов триггера 5, т.е. на инверсном выходе по вт л етс низкий уровень напр жени , который запрещает прохождение счетных импульсов через элемент 4 на вход первого счетчика 1, на пр мом выходе по вл етс сигнал положительной пол рности, который разрешает счет 1К-триггеру 6 и коммутатору 3. В этот момент времени содержимое счетчика 2 записываетс в счетчик 1. Поступление счетного импульса на счетные входы триггеров 5 и 6 .1змен ет состо ние 1К-триггера 6, инверс ный выход которого шунтирует I- и К-входы триггера 5 и измен ет его состо ние, т.е. на -инверсном выходе имеетс сигнал логического .О. При этом коммутатор 3 и 1К-триггер 6 закрыты. 1К-три гер 5 возвращаетс 3исходное состо ние, а 1К-триггер 6 принимает другое положение и изменить его состо ние можно толькг. после изменени сигнала на выходе старшего разр да счетчика 1, Введение в схему .двух 1К-триггеров позвол ет исключить сбои в счете первого счетчика, т.е. повысить надежность и расширить диапазон рабочих частот, так как врем задержки определ етс 1К-триггерами, которые по счетному входу управл ютс частотой пересчета, в результате чего максимальна частота пересчета ограничиваетс только верхней граничной частотой 1К-триггеров.o 00 The invention relates to a pulse technique and can be used in digital devices of automation and computing systems. The purpose of the invention is to increase reliability while simultaneously expanding the range of operating frequencies. The drawing shows the structures on the scheme of the proposed divider. The divider contains two serially connected counters 1 and 2 pulses, the bit inputs of the first of which are connected via switch 3 to the corresponding bit outputs of the second counter 2 pulses, element I4 and two 1K-flip-flops 5 and 6, the counting inputs of which are connected to the first input of the element I4 and input bus, R-inputs - with a counting input of the second counter 2 pulses, the direct output of the first 1K-trigger 5 is connected to the I- and K-inputs of the second IK-trigger b and the enable input of the switch 3, and the inverse output with the second input of the element I4, inverse the output of the second 1K flip-flop 6 is connected to the I- and K-inputs of the first 1K-flip-flop 5, while the output of the element I4 is connected to the counting input of the first counter 1 pulses. The divider works as follows. The pulses to be counted, the cell element I4 is passed to the input of the first counter 1. When the nth pulse arrives (n is the conversion factor of the first counter), the output of the high bit of this counter appears with a positive signal level, which is recorded in the second the counters 2i allow the input counters to the tiggers 5 and 6. When a pulse arrives at the combined inputs of the 1K-flip-flops, the state of the outputs of the trigger 5 changes, i.e. at the inverse output a low voltage level is inhibited, which prohibits the passage of counting pulses through element 4 to the input of the first counter 1; a positive polarity signal appears on the forward output, which allows the counting of the 1K-trigger 6 and the switch 3. In this moment of time, the contents of counter 2 are recorded in counter 1. The arrival of a counting pulse at the counting inputs of the flip-flops 5 and 6 .1 changes the state of the 1K-flip-flop 6, the inverse output of which bypasses the I- and K-inputs of the flip-flop 5 and changes its state i.e. on the inverse output there is a logical signal. In this case, the switch 3 and 1K-trigger 6 are closed. 1K-three ger 5 returns to the 3-state state, and 1K-trigger 6 assumes a different position and its state can be changed only. after a change in the signal at the output of the high bit of counter 1, the introduction of two 1K-flip-flops into the circuit eliminates failures in the counting of the first counter, i.e. increase the reliability and extend the operating frequency range, since the delay time is determined by 1K-triggers, which are controlled by the counting input by the conversion frequency, with the result that the maximum conversion frequency is limited only by the upper boundary frequency of 1K-triggers.