SU809579A1 - Pulse repetition frequency divider - Google Patents
Pulse repetition frequency divider Download PDFInfo
- Publication number
- SU809579A1 SU809579A1 SU792745428A SU2745428A SU809579A1 SU 809579 A1 SU809579 A1 SU 809579A1 SU 792745428 A SU792745428 A SU 792745428A SU 2745428 A SU2745428 A SU 2745428A SU 809579 A1 SU809579 A1 SU 809579A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- input
- pulse
- triggers
- frequency divider
- Prior art date
Links
Landscapes
- Apparatus For Disinfection Or Sterilisation (AREA)
Description
(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ(54) THE DIVIDER OF THE PULSE OF THE PULSE OF THE PULSE
Изобретение относитс к импульсной технике. Известен делитель частоты импульсов , содержащий два счетных триггера состо щих из,основного и двух коммутирующих триггеров, выполненных на элементах ИЛИ-НЕ, в котором единственный выход первого коммутирующего триггера второго счетного триггера соединен с выходом нулевого плеча второго коммутирующего триггера первого счетного триггера11 . Однако этот делитель не обеспечи вает достаточной стабильности делени . Наиболее близким по технической сущности к предлагаемому вл етс делитель частоты импульсов,содержащий два двустабильных элемента, каждый из которых состоит из трех триггеров, выполненных на логических элементах Й-НЕ, причем входы первого триггера каждого двустабильного эле мента соединены с выходами двух гих триггеров данного двустабильного элемента, выход каждого из упом нутых двух триггеров соединены поперекрестно со входом другого, счет ные входы двустабильных элементов соединены со входной шиной, а едини ный выход первого двустабильного элемента соединен с выходом делител 12 Недостатком этого делител частоты вл етс недостаточна стабильность и невозможность изменени коэффициента делени . Цель изобретени - повышение стабильности и изменение коэффициента делени . Поставленна цель достигаетс тем, что в делителе частоты следовани импульсов, содержащем два двустабильных элемента, каждый из которых состоит из трех триггеров, выполненных на логических элементах И-НЕ, причем входы первого триггера кшкдого двустабильного элемента соединены с выходами двух других триггеров данного двустабильного элемента , выход каждого из упом нутых двух триггеров соединен перекрестно со входом другого, счетные входы двустабильных элементов соединены со входной шнной, а единичный выход первого двустабильного элемента соединен с выходом делител ,, нулевой вход третьего триггера первого двустабильного элемента соединен с выходом устройства , нулевые выходы первых триггеров двустабильных элементов соединеныThe invention relates to a pulse technique. A pulse frequency divider is known that contains two counting triggers consisting of a main and two switching triggers performed on OR-NOT elements, in which the only output of the first switching trigger of the second counting trigger is connected to the output of the zero arm of the second switching trigger of the first counting trigger 11. However, this divider does not provide sufficient stability of the division. The closest in technical essence to the present invention is a pulse frequency divider containing two two-stable elements, each of which consists of three triggers, executed on logic elements Y – NOT, and the inputs of the first trigger of each two-stable element are connected to the outputs of two double triggers of this two-stable element, the output of each of the two triggers are connected crosswise to the entrance of the other, the counter inputs of the two-stable elements are connected to the input bus, and the unit output of the first The instable element is connected to the output of divider 12. The disadvantage of this frequency divider is the lack of stability and the impossibility of changing the division factor. The purpose of the invention is to increase stability and change the division ratio. The goal is achieved by the fact that in the pulse frequency divider containing two two-stable elements, each of which consists of three triggers executed on the AND-NES logic elements, the inputs of the first trigger of the two-stable element are connected to the outputs of two other triggers of this two-stable element, the output of each of the two triggers mentioned is cross-connected to the input of the other, the counting inputs of two-stable elements are connected to the input cable, and the unit output of the first two-stable element connected to the output of the divider, zero input of the third trigger of the first two-stable element connected to the output of the device, zero outputs of the first triggers of two-stable elements are connected
с входами третьего триггера первого двустабильного элемента, а нулевой вход первого триггера второго двустабильного элемента соединен с дополнительной входной шиной.with the inputs of the third trigger of the first two-element, and the zero input of the first trigger of the second two-element is connected to an additional input bus.
На чертеже изображена структурна электрическа схема предлагаемого делител .The drawing shows a structural electrical circuit of the proposed divider.
Делитель содержит два двустабильных элемента 1 и 2, каждый из которых состоит из трех триггеров 3-8, выполненных на логических элементах И-НЕ 9-20. Входные сигналы поданы на входные ишны 21 и 22. Выходной сигнал снимаетс с выхода 23.The divider contains two two-stable elements 1 and 2, each of which consists of three triggers 3-8, executed on the logical elements AND-NOT 9-20. The input signals are fed to the input targets 21 and 22. The output signal is removed from the output 23.
Дельитель работает следующим образом .The splitter works as follows.
Пусть, например, перед поступлением очередного импульса на счетны входы оба двустабильных элемента наход тс в нулевом состо нии, и на шину 21 поступает высокий потенциалLet, for example, before the arrival of the next pulse to the counting inputs of both two-stable elements be in the zero state, and a high potential is fed to the bus 21
При по влении на счетном входе двустабнльного элемента 2 очередног входного импульса, первого дл нового цикла делени частоты на три, триггер 7 переключаетс из единичного состо ни в нулевое, вызыва первк вочение управл емого им триггера б в единицу. Элемент 1 своего состо ни при этом не измен ет, так как его триггеры 4 и 5 от первого входного импульса не переключаютс .When a second input pulse appears on the counting input of a double-element element 2, the first for a new frequency division cycle by three, trigger 7 switches from one state to zero, causing the trigger b controlled by it to be first activated. Element 1 does not change its state in this case, since its triggers 4 and 5 do not switch from the first input pulse.
Таким образом, после окончани первого в данном цикле входного импульса 2 переключател в едикичное состо ние, а второй двустабкльиый элемент остаетс в нулевом .Thus, after the end of the first input pulse in the cycle, the switch 2 is in the common state, and the second double-sided element remains at zero.
С приходом второго импульса происхоюит переключение обоих двустабшаыйых элементов: первый переключаетс нулевое состо ние, а. второй - в единичное.With the arrival of the second impulse, the switching of both two-concave elements occurs: the first switches the zero state, a. the second is in the unit.
Третий импульс входной последовательности переключает триггер S в нулевое состо ние, вызыва переключение управл емого им триггера 3 в нулевое состо ние. Этим заканчизкабтеж никл делени частоты на три.The third pulse of the input sequence switches the trigger S to the zero state, causing the trigger 3 controlled by it to switch to the zero state. This finishes by dividing the frequency into three.
В результате на выходе устройства по вл етс последовательность импульсов, частота повторени которых в три раза меньше частоты на входе.As a result, a sequence of pulses appears at the output of the device, the repetition frequency of which is three times lower than the frequency at the input.
Делитель обеспечивает также формирование последовательности иМпульсов , частота повторени которых-в два раза меньше частоты на шине 21, если на шине 22 присутствует низкий потенциал.The divider also provides for the formation of a sequence of pulses, the repetition rate of which is half the frequency on the bus 21, if the bus 22 has a low potential.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792745428A SU809579A1 (en) | 1979-04-03 | 1979-04-03 | Pulse repetition frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792745428A SU809579A1 (en) | 1979-04-03 | 1979-04-03 | Pulse repetition frequency divider |
Publications (1)
Publication Number | Publication Date |
---|---|
SU809579A1 true SU809579A1 (en) | 1981-02-28 |
Family
ID=20818952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792745428A SU809579A1 (en) | 1979-04-03 | 1979-04-03 | Pulse repetition frequency divider |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU809579A1 (en) |
-
1979
- 1979-04-03 SU SU792745428A patent/SU809579A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU809579A1 (en) | Pulse repetition frequency divider | |
GB1353337A (en) | Electrical filter circuits | |
SU733096A1 (en) | Pulse by length selector | |
SU671034A1 (en) | Pulse frequency divider by seven | |
SU478429A1 (en) | Sync device | |
SU843251A1 (en) | Pulse frequency divider | |
SU612414A1 (en) | Frequency divider | |
SU511722A1 (en) | Pulse distributor | |
SU401925A1 (en) | DEVICE FOR SWITCHING RANGE SCORDS | |
SU1522398A1 (en) | Frequency divider by 11 | |
SU646444A1 (en) | Pulse frequency divider | |
SU841095A1 (en) | Multichannel pulse shaper | |
SU1689953A1 (en) | Device to back up a generator | |
SU1058072A2 (en) | Pulse repetition frequency divider | |
SU1213540A1 (en) | Frequency divider with odd countdown | |
SU1081804A1 (en) | Frequency divider with variable countdown | |
SU542336A1 (en) | Pulse generator | |
SU641658A1 (en) | Multiprogramme frequency divider | |
SU875611A1 (en) | Pulse duration discriminator | |
SU1040591A1 (en) | Frequency-phase discriminator | |
SU913604A1 (en) | Counter | |
SU684710A1 (en) | Phase-pulse converter | |
SU738101A1 (en) | Pulse repetition frequency multiplier | |
SU526080A1 (en) | Multiphase pulse number divider | |
SU822339A1 (en) | Pulse duration discriminator |