SU612414A1 - Frequency divider - Google Patents
Frequency dividerInfo
- Publication number
- SU612414A1 SU612414A1 SU762417698A SU2417698A SU612414A1 SU 612414 A1 SU612414 A1 SU 612414A1 SU 762417698 A SU762417698 A SU 762417698A SU 2417698 A SU2417698 A SU 2417698A SU 612414 A1 SU612414 A1 SU 612414A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- frequency divider
- counter
- inverter
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1one
Изобретение относитс к импульсной технике и может использоватьс в устройствах вычислительной техники и автоматических телефонных устройствах.The invention relates to a pulse technique and can be used in computing devices and automatic telephone devices.
Известен делитель частоты, содержащий счетчик, дешифратор, выход которого через инвертор соединен с установочным входом счетчика , и устройство формировани меандра, состо щее из триггера, инвертора тактовых импульсов и других логических элементов I.A known frequency divider comprising a counter, a decoder, the output of which through an inverter is connected to the installation input of the counter, and a meander shaping device consisting of a trigger, a clock inverter and other logic elements I.
Такой делитель частоты, облада надежностью в работе, вл етс сложным н, кроме того, предназначен дл делени чacтotы на нечетный коэффициент делени и получеии выходной частоты в внде меандра.Such a frequency divider, which is reliable in operation, is complex and, moreover, is designed to divide the frequency by an odd division factor and obtain an output frequency in a vnde square.
Известен также делитель частоты, содержащий счетчик, выход которого соединен со входом дешифратора, инвертор, вход которого подключен к входной шине, и триггер {2.Also known frequency divider containing the counter, the output of which is connected to the input of the decoder, the inverter, the input of which is connected to the input bus, and the trigger {2.
Недостатком известного делител частоты вл етс сложность схемы вследствие использовани вентилей и элемента ИЛИ, которые внос т дополнительную задержку иа формирование сигнала установки счеттнка в исходное положение.A disadvantage of the known frequency divider is the complexity of the circuit due to the use of gates and the OR element, which introduces additional delay and the formation of the counting signal to its original position.
Цель изобретени - увеличение быстродействи и повышение надежности устройства в работе.The purpose of the invention is to increase speed and increase the reliability of the device in operation.
Это достигаетс тем, что в делителе частоты , содержащем счетчик, выход которого соединен со входом дешифратора, инвертор, вход которого подключен к входной шине, и триггер, счетный вход триггера соединен с вй5 ходом дешифратора, установочный вход - с выходом инвертора, а выход - с шиной сброса счетчика, счетный вход которого подключен к входной шине.This is achieved by the fact that in a frequency divider containing a counter, the output of which is connected to the input of the decoder, an inverter, the input of which is connected to the input bus, and a trigger, the counting input of the trigger is connected to v5, the input of the inverter, and the output is with the reset bus of the counter, the counting input of which is connected to the input bus.
Ив чертеже дана структурна электрическа схема предлагаемого делител частоты.A drawing is given a structural electrical circuit of the proposed frequency divider.
Делитель частоты содержит счетчик I, дешифратор 2, триггер 3 и инвертор 4. Входна шина 5 делител частоты соединена со входом счетчика и через инвертор 4 - с установочным входом триггера 3. Счетиый вход триггера 3 соединен с выходом дешифратора 2, а выход - с шиной сброса счетчика I.The frequency divider contains counter I, decoder 2, trigger 3 and inverter 4. The input bus 5 of the frequency divider is connected to the input of the counter and through inverter 4 is connected to the installation input of trigger 3. The count input of the trigger 3 is connected to the output of the decoder 2, and the output is connected to the bus reset counter I.
Количество триггеров счетчика. определ ет максимальный коэффициент делени , а конкретный коэффициент определ етс дешиф® ратором 2. Дешифратор 2 может быть управл емым . Триггер 3 сложит дл формироваии импульсов сброса счетчика 1 по сигналу с дешифратора 2. Инвертор 4 служит дл инвертировани тактовых импульсов на установочный вход триггера 3.The number of meter triggers. determines the maximum division ratio, and the specific ratio is determined by decipher® ra- tor 2. Decoder 2 can be controllable. The trigger 3 folds to form the reset pulses of the counter 1 according to the signal from the decoder 2. Inverter 4 serves to invert the clock pulses to the set input of the trigger 3.
Делитель частоты работает следующим образом .The frequency divider works as follows.
Тактовые импульсы поступают на счетный вход счетчика 1 и через инвертор 4 на установочный вход триггера 3.Clock pulses arrive at the counting input of the counter 1 and through the inverter 4 to the installation input of the trigger 3.
При достижении счетчиком 1 состо ни , определ емого дешифратором 2, последний формирует сигнал, переключающий триггер 3 по счетному входу. На установочном входе триггера 3 в это врем стоит разрешающий потенциал . При переключении триггера 3 счетчик I устанавливаетс в исходное положение. После смены пол рности тактового импульса триггер 3 устанавливаетс в начальное состо ние по установочному входу, дава разрешающий потенциал на установочный вход счетчика 1. Далее цикл работы повтор етс .When the counter 1 reaches the state defined by the decoder 2, the latter generates a signal that switches the trigger 3 on the counting input. At the installation input of the trigger 3 at this time is resolving potential. When trigger 3 is switched, counter I is reset. After the polarity of the clock pulse has been changed, the trigger 3 is set to the initial state at the installation input, giving the permit potential to the installation input of the counter 1. Then the operation cycle repeats.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762417698A SU612414A1 (en) | 1976-11-09 | 1976-11-09 | Frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762417698A SU612414A1 (en) | 1976-11-09 | 1976-11-09 | Frequency divider |
Publications (1)
Publication Number | Publication Date |
---|---|
SU612414A1 true SU612414A1 (en) | 1978-06-25 |
Family
ID=20681920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762417698A SU612414A1 (en) | 1976-11-09 | 1976-11-09 | Frequency divider |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU612414A1 (en) |
-
1976
- 1976-11-09 SU SU762417698A patent/SU612414A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4041403A (en) | Divide-by-N/2 frequency division arrangement | |
SU612414A1 (en) | Frequency divider | |
SU765970A1 (en) | Four-cycle pulse distributor for control of stepping motor | |
SU843251A1 (en) | Pulse frequency divider | |
SU606210A1 (en) | Frequency divider with variable division coefficient | |
SU583436A1 (en) | Device for checking comparison circuits | |
SU542336A1 (en) | Pulse generator | |
SU1264135A1 (en) | Two-channel pulse-position converter | |
SU517164A1 (en) | Pulse counter with controllable conversion factor | |
SU790349A1 (en) | Frequency divider with odd division coefficient | |
SU765804A1 (en) | Squaring device | |
SU1358080A1 (en) | Apparatus for extrapolating time interval | |
SU748883A1 (en) | Pulse recurrence rate divider with variable division factor | |
SU513507A1 (en) | Frequency divider with any integer division factor | |
SU1056467A1 (en) | Pulse repetition frequency divider with variable division ratio | |
SU1170608A1 (en) | Pulse repetition frequency divider with variable countdown | |
SU545075A1 (en) | Variable Time Shaper Driver | |
SU1182667A1 (en) | Frequency divider with variable countdown | |
SU661745A1 (en) | Pulse train shaper | |
SU744622A1 (en) | Device for determining pulse train repetition frequency deviation from the predetermined frequency | |
SU1058072A2 (en) | Pulse repetition frequency divider | |
SU864538A1 (en) | Device for tolerance checking | |
SU607215A1 (en) | Arrangement for raising to the second power | |
SU1485224A1 (en) | Data input unit | |
SU866751A1 (en) | Pulse rate scaler with countdown of 2,5:1 |