Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности входных импульсов на число, как целое, так и дробное, задаваемое в процессе работы устройства соответствующим управл ющим сигналом. Кроме того, предлагаемый делитель может быть использован дл распределени тактирующих сигналов, а также сигналов, длительность которых равна периоду следовани тактирующих сигналов по m выходным каналам, где m - переменное, задаваемое в процессе работы устройства соответствующнм управл ющим сигналом. Известны делители частоты, содержащие RS-трнггеры н элементы ИЛИ-НЕ. Первое из известных устройств выполнено на трехразр дном двоичном счетчике и содержит триггеры и цепи обратной св зн, построенные на потенциальных логических элементах И-НЕ, ИЛИ-НЕ. Однако этот делитель осуществл ет деление входной последовательности импульсов только на фиксированное число 2. 5, что существенно снижает область его применени . Второе из известных устройств содержит три разр да, каждый из которы состоит из триггера пам ти, коммутационного триггера и элемента И--НЕ. Недостаток этого устройства - низкие .тогнческне возможности, поскольку он осуществл ет деление частоты только на фиксированное чнсло 5. Наиболее близким техиическим рещением вл етс устройство, каждый разр д которого состоит из триггера пам ти, коммутационного триггера, выполненных на паре перекрестно соединенных ИЛИ-НЕ, и элемента ИЛИ-НЕ, причем последний разр д каждого распределител содержит дополнительный коммутационный триггер. Это устройство позвол ет осуществить деление последовательности входных нмпульсов на целое чнсло, причем коэффициент делени может мен тьс управл ющими сигналами в процессе работы устройства. Однако известное устройство имеет низкий днапазон делени частоты, поскольку не позвол ет осуществить деление входной последовательности импульсов на дробное число . Цель предлагаемого изобретени - расширение диапазона делени частоты. Дл этого в многопрограммный делитель частоты, содержащий два п-разр дных распределител , каждый разр д из которых соетоит из триггера пам ти коммутационного триггера и элемента ИЛИ-НЕ, а последний разр д каждого распределител содержит дополнительный коммутационный триггер и дополнительные элементы ИЛИ-НЕ, при этом единичный выход триггера пам ти каждого разр да, кроме последнего, соединен с нулевым входом коммутационного триггера последующего разр да, единичный выход триггера пам ти последнего разр да соединен с нулевым входом дополнительного коммутационного триггера, нулевой выход коммутационного триггера данного разр да соединен с единичным входом триггера пам ти ого же разр да, с нулевым входом триггера пам ти предыдущего разр да и с единичным входом коммутационного триггера после дующего разр да, нулевой выход дополнительного коммутационного триггера соединей с нулевым .входом триггера пам ти последнего разр да, тактирующий сигнал подан на единичные входы всех коммутационных триггеров, а управл кнцие сигналы - на первые входы элементов ИЛИ-НЕ каждого разр да, выходы соединены с нулевыми входами коммутационных т|жггеров данного разр да,нулевой выход коммутационного триггера последнего разр да н ед ничный выход допаднйтельного коммутационного триггера каждого распределител соединены с другими входами э,тементов ИЛИ-НЕ каждого разр да распределител , нулевой выход коммутационного триггера последнего разр да и выходы дополнительного коммутационного триггера второго распределител соединены со входами первого дополнительного элемента ИЛИ-ЙЕ, 0ЫХОД которого подключен к первому входу второго деполнительного элемента ИЛИ-НЕ, второй вход которого соединен с нулевым выходом коммутационного триггера последнего разр да первого распределител . На чертеже представлена структурна электрическа схема предлагаемого многопрограммного делител частоты. Он содержит триггеры 1-5 пам ти лервого распределител , триггеры б-10 пам ти второго распределител коммутационные триггеры П -16 первого распределител , коммутационные триггеры 17-22 второго распределител , элементы 23-27 и 28-32 соответственно первого и второго распределителей. Дополнительные элементы ИЛИ-НЕ 33 и 34. Тактирующий сигнал поступает на за-жйм 35, управл ющие сигналы поступают на зажимы 36-45, выходные сигналы снимаютс с зажимов 46-56 Предлагаемый многопрограммный делитель частоты работает следующим образом. В исходном состо нии триггер 5 пам ти последнего разр да первого распределител находитс в единичном состо5шии, остальные триггеры пам ти обоих распределителей наход тс в нулевом состо нии. На зажиме 35 - сигнал, равный логической единице . Допустим, необходимо осуществить деление входной последовательности импульсов на 2,5. В этом случае на зажимы 38 и 44 поданы управл ющие сигналы, равные логическому нулю. На остальные управл ющие контакты поданы сигналы, равные логической единице. С приходом на зажим 35 первого тактирующего импульса, равного логическому нулю, на нулевом выходе триггера 16 по вл етс сигнал, равный логической единице, который устанавливает триггер 5 в нулевое состо ние. Одиовременно сигнал, равный логической единице, по вл етс на нулевом выходе триггера 20, который устанавливает триггер 9 в единичное состо ние. Наличие св зи с нулевого выхода триггера 20 на единичный вход триггера 21 преп тствует по влению на нулевом выходе последнего сигнала, равного логической единице, в момент действи данного входного сигнала. С приходом второго тактирующего импульса г, сигнал, равный логичесютй единице, по вл етс иа нулевом выходе триггера 21, который устанавливает триггер 10 в единичное состо ние, а триггер 9 в нулевое состо ние . Наличие св зи с нулевого выхода триггера 21 на единичный вход триггера 22 преп тствует по л емпо на нулевом выходе последнего сигнала, равного логической единице , в момент действи данного входного сигнала , в тоже врем налнчне св зи с нулевого выхода триггера 21 на вход элемента ИЛИ-НЕ 33 иреп тствует по влению на выходе его сигнала, равного логической еднннце , в момент данного входного сигнала, хот и на нулевом и на еднничном выходах триггера 22 по вл ютс сигналы, равные логаческому нулю. После окончани тактирующего сигнала на нулевом выходе триггера 21 по вл етс сигнал, равный логическому нулю, поэтому иа выходе элемента ИЛИ-НЕ 33 по вл етс снгнал, равный логической еднннце, который через элемент ИЛИ-НЕ 34 поступает на эажнм 56. Одновременно снгнал, равный логической единице , по вл етс н выходе элемента ИЛИ-НЕ 25. Поэтому с прнходом третьего тактирующего импульса на нулевом выходе триггера 13 по вл етс снгнал, равный логической еднннце, который устанавливает триггер 3 в еднннчное состо ние. Одновременно снгнал, равный логической единице, по вл етс на нулевом выходе триггера 22, который устанавливает трнггер 10 в нулевое состо ние, при этом на выходе элемента ИЛИ-НЕ 33 снова по вл етс сигнал, равный логическому нулю. После окончани The invention relates to automation and computing and can be used in devices where it is necessary to divide the sequence of input pulses by a number, both integer and fractional, specified during the operation of the device with an appropriate control signal. In addition, the proposed divider can be used to distribute the clock signals, as well as signals whose duration is equal to the period of the clock signals along the m output channels, where m is a variable specified during the operation of the device with the corresponding control signal. Known frequency dividers containing RS-trngers n elements OR NOT. The first of the known devices is made on a three-bit binary counter and contains triggers and feedback circuits built on potential AND-NOT, OR-NOT logical gates. However, this divider divides the input pulse sequence only by a fixed number 2. 5, which significantly reduces its scope. The second of the known devices contains three bits, each of which consists of a memory trigger, a switching trigger and an AND element - NOT. The disadvantage of this device is low. Most possibilities, since it only divides the frequency into a fixed frequency 5. The closest technical solution is a device, each bit of which consists of a memory trigger, a switching trigger, performed on a pair of cross-connected OR NOT , and the element OR NOT, the last bit of each distributor contains an additional switching trigger. This device allows dividing the sequence of input pulses by an entire unit, and the division factor can be changed by control signals during operation of the device. However, the known device has a low frequency division, since it does not allow dividing the input pulse sequence by a fractional number. The purpose of the present invention is to expand the range of frequency division. To do this, a multiprogram frequency divider containing two n-bit distributors, each bit of which consists of a memory trigger of a switching trigger and an OR-NOT element, and the last bit of each distributor contains an additional switching trigger and additional OR-NOT elements, at the same time, the single output of the memory trigger of each bit, except the last one, is connected to the zero input of the switching trigger of the subsequent discharge, the single output of the memory trigger of the last bit is connected to the zero input An additional switching trigger, a zero output of a switching trigger of a given bit is connected to a single input of a memory trigger of the same bit, with a zero input of a memory trigger of a previous bit and to a single input of a switching trigger of a subsequent bit, zero output of an additional switching trigger of a switch the zero trigger memory input of the last bit, the clocking signal is applied to the single inputs of all switching triggers, and the control signal to the first inputs of the elements OR NOT Before the bit, the outputs are connected to the zero inputs of the switching m of the given bit, the zero output of the switching trigger of the last bit of the secondary output of the additional switching trigger of each distributor is connected to the other inputs of e, temen OR NOT each bit of the distributor, zero output switching trigger of the last bit and the outputs of the additional switching trigger of the second distributor are connected to the inputs of the first additional element OR-YE, the OUT of which is connected to the first input of the second depilatory element OR NOT, the second input of which is connected to the zero output of the switching trigger of the last bit of the first distributor. The drawing shows a structural electrical circuit of the proposed multi-program frequency divider. It contains triggers 1-5 of the memory of the first distributor, triggers of the b-10 of the memory of the second distributor, switching triggers P -16 of the first distributor, switching triggers 17-22 of the second distributor, elements 23-27 and 28-32, respectively, of the first and second distributors. Additional elements are OR-HE 33 and 34. The clock signal is fed to the terminal 35, the control signals are received at terminals 36-45, the output signals are removed from the terminals 46-56. The proposed multi-program frequency divider works as follows. In the initial state, the trigger 5 of the memory of the last bit of the first distributor is in a single state, the remaining triggers of the memory of both distributors are in the zero state. At terminal 35 - a signal equal to the logical unit. Suppose it is necessary to divide the input pulse sequence by 2.5. In this case, control signals equal to a logical zero are applied to terminals 38 and 44. Signals equal to a logical one are given to the remaining control contacts. With the arrival of the first clock pulse at terminal 35 equal to a logical zero, a signal equal to the logical one appears at the zero output of the trigger 16, which sets the trigger 5 to the zero state. At one time, a signal equal to a logical one appears at the zero output of flip-flop 20, which sets flip-flop 9 to one state. The presence of a connection from the zero output of the trigger 20 to the single input of the trigger 21 prevents the appearance at the zero output of the last signal, equal to a logical one, at the instant of action of this input signal. With the arrival of the second clock pulse g, a signal equal to the logical unit appears to zero the output of flip-flop 21, which sets flip-flop 10 to one state, and flip-flop 9 to zero state. The presence of a connection from the zero output of the trigger 21 to the single input of the trigger 22 prevents a zero output of the last signal, equal to a logical one, at the time of action of this input signal, at the same time as the connection from the zero output of the trigger 21 to the input of the OR element -NO 33 and the appearance of its signal equal to a logical unit at the time of a given input signal, although on the zero and single outputs of trigger 22, signals equal to a logical zero appear. After the end of the clock signal at the zero output of flip-flop 21, a signal equal to a logical zero appears, therefore, an output equal to a logical unit appears at the output of the element OR-HE 33, and through the element OR-HE 34 enters the air 56. At the same time, equal to the logical unit, appears on the output of the element OR-NOT 25. Therefore, with the third clock pulse, at the zero output of the trigger 13, there is a signal equal to the logical unit, which sets the trigger 3 to the single state. At the same time, a signal equal to a logical one appears at the zero output of flip-flop 22, which sets the thronger 10 to the zero state, and at the output of the OR-NOT element 33 again a signal equal to logical zero appears. After graduation
действи тактирующего импульса на единичном выходе триггера 22 по вл етс сигнал , равный логической единице, поэтому на выходе элемента ИЛИ-НЕ 25 снова по вл етс сигнал, равный логическому нулю. Поэтому с приходом четвертого тактирующего импульса, сигнал, равный логической единице , по вл етс только на нулевом выходе триггера 14, устанавлива триггер 4 в единичное состо ние, а триггер 3 в нулевое состо ние . Аналогично с приходом п того тактирующего импульса, сигнал, равный логической единице, по вл етс на нулевом выходе триггера 15, который устанавливает триггер 5 в единичное состо ние, а триггер 4 в нулевое состо ние, и который через элемент ИЛИ-НЕ 34 поступает на зажим 56. После окончани тактирующего импульса устройство возвращаетс в исходное состо ние. Таким образом, на п ть входных импульсов схема выдает два выходных, т.е. происходит деление частоты на 2,5.the action of a clock pulse at a single output of flip-flop 22 causes a signal equal to a logical one, therefore, a signal equal to a logical zero appears at the output of the OR-NOT 25 element. Therefore, with the arrival of the fourth clock pulse, a signal equal to the logical unit appears only at the zero output of the trigger 14, sets the trigger 4 to the one state, and the trigger 3 to the zero state. Similarly, with the arrival of the fifth clocking pulse, a signal equal to the logical one appears at the zero output of the trigger 15, which sets the trigger 5 to the one state, and the trigger 4 to the zero state, and which through the OR-HE element 34 enters clip 56. After the clocking pulse has expired, the device returns to its original state. Thus, for five input pulses, the circuit provides two output, i.e. the frequency is divided by 2.5.
Дл осуществлени делени частоты на 1,5 управл ющие сигналы, равные логическому нулю, поступают на зажимы 39 и 45, дл делени частоты на 3,5 сигнал, равный логическому нулк, подаетс на зажимы 37 и 43. Аналогично может быть осуществлено деление частоты на другое число, как целое, так и дробное.In order to divide the frequency by 1.5, control signals equal to a logical zero are fed to terminals 39 and 45, to divide the frequency by 3.5, a signal equal to a logic zero is fed to terminals 37 and 43. Similarly, frequency can be divided by another number, both integer and fractional.