SU766020A1

SU766020A1 - Binary counter

Info

Publication number: SU766020A1
Application number: SU782620432A
Authority: SU
Inventors: Александр Михайлович Ионтов; Нина Сергеевна Бурая
Original assignee: Предприятие П/Я В-2962
Priority date: 1978-05-22
Filing date: 1978-05-22
Publication date: 1980-09-23

Description

1one

Изобретение относитс к счетчикам импульсов и может использоватьс в устройствах обработки импульсных сигналов и в вычислительной технике.The invention relates to pulse counters and can be used in pulse signal processing devices and in computing.

Известен двоичный счетчик, содер- 5 исащий счетные триггеры, дешифратор, RS-триггер, элементы И, входы дешифратора соединены с выходами счетных триггеров, а выходы RS-триггера соединены с входами элементов И l . 10A binary counter is known that contains the counting trigger, the decoder, the RS trigger, the AND elements, the inputs of the decoder are connected to the outputs of the counting trigger, and the RS trigger outputs are connected to the inputs of the And elements. ten

Недостатком этого двоичного счетчика вл етс сравнительно низкое быстродействие.The disadvantage of this binary counter is relatively low speed.

Известен также двоичный счетчик, содержащий счетные триггеры, К5-триг-15 гер, дешифратор, первый, второй, третий и четвертый элементы И, шину счетных импульсов и первую управл ющую шину, котора соединена с первым входом первого элемента И, выход ко- 20 торого соединен с входами сброса счетных триггеров, выходы которых соединены с входами дешифратора, пр мой и инверсный выходы RS-триггера соединены с первыми входами второго 25 и третьего элементов соответственно вторые входы которых соединены с шиной счетных импульсов, выход второго элемента И соединен с вторым входом первого элемента И, а выход 30Also known is a binary counter containing counting triggers, K5-trigger-15 ger, decoder, first, second, third, and fourth elements AND, a bus of counting pulses, and the first control bus, which is connected to the first input of the first element AND, the output of second, connected to the reset inputs of the counting triggers, the outputs of which are connected to the inputs of the decoder, the direct and inverse outputs of the RS flip-flop are connected to the first inputs of the second 25 and third elements, respectively, the second inputs of which are connected to the bus of the counting pulses, the output of the second element And connected to the second input of the first element And, and the output 30

третьего элемента И соединен со счетным входом первого счетного триггера 2.the third element And is connected to the counting input of the first counting trigger 2.

Недостатком этого двоичного счетчика вл етс невозможность обеспечени реверсивного счета.The disadvantage of this binary counter is the impossibility of providing reversible counting.

Цель изобретени - обеспечить возможность реверсивного счета.The purpose of the invention is to provide the possibility of a reverse account.

Это достигаетс тем, что в двоичный счетчик, содержащий счетные триггеры , RS-триггер, дешифратор, первый, второй, третий и четвертый элементы И, шину счетных импульсов и первую управл к дую шину, котора соединена с первым входом первого элемента И, выход которого соединен с входами сброса счетных триггеров, выходы которых соединены с входами дешифратора/пр мой и инверсный выходы RSтриггера соединены с первыми входами второго и тЕ етьего элементов И соответственно, вторые входы которых соединены с шиной счетных импульсов, выход второго элемента И соединен с вторым входом первого элемента И, а выход третьего элемента И соединен со счетным входом первого счетного триггера, введены элементы И-ИЛИ,первый и второй элементы И-ИЛИ-НЕ, первые входы первой и второй групп входов по и каждого из элементов И-ИЛИ соединены соответственно с первой и второй управл ющими шинами, входы установки счетных триггеров соединены с выходом четвертого элемента И, первый и второй вхОды которого соединены соответственно с второй управл ющей шиной и выходом второго элемента И, R и S входы RS-триггера соединены с выходами соответственно первого и второго элементов И-ИЛИ-НЕ, первые входы первых групп входов по И которых соединены с первым выходом дешифратора, тактовый вход и второй выход которого соединены соответственно с тактовым входом устройства и первыми входами вторых групп входов по И первого и второго элементов И-ИЛЙ-НЕ, перва управл юща шина соединена с вторым входом первой группы входов по И первого элемента И-ИЛИ-НЕ и вторым входом второй . группы входов по и второго элемента И-ИЛИ-НЕ, втора управл юща шина соединена с вторыми входами первой группы входов по И второго элемента И-ИЛИ-НЕ и второй группы входов по И первого элемента И-ИЛИ-НЕ, а пр мой и инверсный выходы каждого из счетных триггеров соединены с вторыми входами соответственно первой и второй групп входов по И соответствующего элемента И-ИЛИ, выход которого соединен со счетным входом следующего счетного триггера.This is achieved in that a binary counter containing counting triggers, an RS trigger, a decoder, the first, second, third and fourth elements of AND, the bus of counting pulses and the first controllable to the bus, which is connected to the first input of the first element AND, whose output connected to the reset inputs of counting triggers, the outputs of which are connected to the inputs of the decoder / direct and inverse outputs of the RS trigger, are connected to the first inputs of the second and third elements And, respectively, the second inputs of which are connected to the bus of counting pulses, the output of the second The AND element is connected to the second input of the first element AND, and the output of the third element AND is connected to the counting input of the first counting trigger, the AND-OR elements are entered, the first and second AND-OR-NOT elements, the first inputs of the first and second groups of inputs and each of elements AND-OR are connected respectively to the first and second control buses, the installation inputs of the counting triggers are connected to the output of the fourth element AND, the first and second inputs of which are connected respectively to the second control bus and the output of the second element AND, R and S inputs of the RS-trigger pa connected to the outputs of the first and second elements AND-OR-NOT, respectively, the first inputs of the first groups of inputs on And which are connected to the first output of the decoder, the clock input and the second output of which are connected respectively to the clock input of the device and the first inputs of the second groups of inputs on AND first and the second element AND-ILY-NOT, the first control bus is connected to the second input of the first group of inputs by AND of the first element AND-OR-NOT and the second input of the second. the group of inputs for the second element AND-OR-NOT, the second control bus is connected to the second inputs of the first group of inputs for AND the second element AND-OR-NOT and the second group of inputs for AND the first element AND-OR-NOT, and the direct the inverse outputs of each of the counting triggers are connected to the second inputs of the first and second groups of inputs, respectively, by AND of the corresponding AND-OR element, the output of which is connected to the counting input of the next counting trigger.

На чертеже показана структурна схема двоичного счетчика.The drawing shows a block diagram of a binary counter.

Двоичный счетчик содержит счетные триггеры. 1, RS-триггер 2, дешифратор 3, первый 4, второй 5, третий 6 и четвертый 7 элементы И, шину 8 счетных импульсов и первую 9 и вторую 10 управл ющие шины, элементы И-ИЛИ 11, первый 12 и второй 13 элементы И-ИЛИ-НЕ. Перва управл юща шина 9 соединена с первым входом первого элемента И 4,. выход которого соединен с входами сброса счетных триггеров 1, выходы которых соединены с входами дешифратора 3, пр мой и инверсный выходы ЯS-триггера соединены с первыми входами второго 5 и третьего б элементов и соответственно , вторые входы которых соединены с шиной 8 счетных импульсов, выход второго элемента И 5 соединен с вторым входом первого элемента И 4, выход третьего элемента И б соединен со счетным входом первого счетного триггера, первые входы первой и второй групп входов по И каждого из элементов И-ИЛИ 11 соединены соответственно с первой 9 и второй 10 управл к дими шинами, входа установки счетных триггеров 1 соединены с выходом четвертого элемента И 7, первы и второй входы которого соединены соответственво с второй управл ющей шиной 10 и выходом второго элементаThe binary counter contains counting triggers. 1, RS trigger 2, decoder 3, first 4, second 5, third 6 and fourth 7 elements AND, bus 8 counting pulses and first 9 and second 10 control buses, AND-OR elements 11, first 12 and second 13 elements AND-OR-NOT. The first control bus 9 is connected to the first input of the first element 4 ,. the output of which is connected to the reset inputs of the counting triggers 1, the outputs of which are connected to the inputs of the decoder 3, the direct and inverse outputs of the S-flip-flop are connected to the first inputs of the second 5 and third b elements and, respectively, the second inputs are connected to the bus 8 counting pulses, output The second element And 5 is connected to the second input of the first element And 4, the output of the third element And b is connected to the counting input of the first counting trigger, the first inputs of the first and second groups of inputs on And each of the elements AND-OR 11 are connected respectively The first 9 and second 10 controls are connected to the di-tires; the inputs of the installation of counting triggers 1 are connected to the output of the fourth element I 7, the first and second inputs of which are connected respectively to the second control bus 10 and the output of the second element

и 5, R и S входы RS-триггера 2 сое динены с выходами соответственно первого 12 и второго 13 элементов И-ИЛИ-НЕ, первые входы первых групп входов по И которых соединены с первым выходом дешифратора 3, тактовый вход и второй выход которого соединены соответственно с тактовым входом 14 устройству и первыми входами вторых групп входов по И первого 12 иand 5, the R and S inputs of the RS flip-flop 2 are connected to the outputs of the first 12 and second 13 AND-OR-NOT elements, respectively, the first inputs of the first groups of inputs of AND are connected to the first output of the decoder 3, the clock input and the second output of which are connected respectively, with the clock input 14 of the device and the first inputs of the second groups of inputs on the first 12 and

Q второго 13 элементов И-ИЛИ-НЕ, перва управл юща шина 9 соединена с вторым входом первой группы входов по И первого элемента И-ИЛИ-НЕ 12 и вторым входом второй группы входов по и второго элемента И-ИЛИ-НЕ 13,Q of the second 13 elements AND-OR-NOT, the first control bus 9 is connected to the second input of the first group of inputs of AND the first element AND-OR-NOT 12 and the second input of the second group of inputs through the second element AND-OR-NOT 13,

5 втора управл юща шина 10 соединена с вторыми входами первой группы входов по И второго элемента И-ИЛИ .НЕ 13 и второй группы входов по И первого элемента И-ИЛИ-НЕ 12, а5, the second control bus 10 is connected to the second inputs of the first group of inputs of AND of the second element AND-OR. NO 13 and the second group of inputs of AND of the first element AND-OR-NO 12, and

0 пр мой и инверсный выходы каждого из счетных триггеров 1 соединены с вторыми входами соответственно первой и второй групп входов по И соответствующего элемента И-ИЛИ 11, выход которого соединен со счетным входом следующего счетного триггера 1 .0, the direct and inverse outputs of each of the counting triggers 1 are connected to the second inputs of the first and second groups of inputs, respectively, by AND of the corresponding AND-OR 11 element, the output of which is connected to the counting input of the next counting trigger 1.

Счетчик работает следующим образом .The counter works as follows.

Q . Предположим, что RS-триггер 2 находитс в таком положении, что входные импульсы проход т на счетный вход триггера 1 до тех пор, пока очередной входной импульс не установитQ. Suppose that RS-flip-flop 2 is in such a position that the input pulses pass to the counting input of the trigger 1 until the next input pulse sets

г двоичный счетчик в (К-1)-е состо ние. В момент поступлени тактового импульса , в качестве которого можно использовать инвертированный входной импульс, на втором выходе дешифратора 3 по вл етс импульс, который через второй элемент И- ИЛИ-НЕ 13 проходит на вход S RS-триггера 2, опрокидыва его в состо ние, при котором открываетс второй элемент И 5 и закрывает третий элемент И б, такis a binary counter in the (K-1) -th state. At the moment the clock pulse arrives, which can be used as an inverted input pulse, a pulse appears at the second output of the decoder 3, which passes through the second AND-OR-NOT 13 element to the input S of the RS flip-flop 2, tilting it to the state which opens the second element And 5 and closes the third element And b, so

5 что очё редной счетный импульс поступает через открытые элементы 5 и 4 в цепь сброса счетных триггеров в ну- левое логическое состо ние.5 that the next counting pulse enters through the open elements 5 and 4 in the circuit of resetting the counting triggers into the zero logical state.

С приходом очередного тактовогоWith the arrival of the next clock

0 импульса на вход дешифратора 3 на0 pulse to the input of the decoder 3 on

первом выходе дешифратора 3 по вл етс импульс, который через первый элемент И-ИЛИ-НЕ 12 поступает на вход R RS-тpигfepa 2 и возвращает егоthe first output of the decoder 3 appears pulse, which through the first element AND-OR-NOT 12 is fed to the input of the R RS-signal 2 and returns it

г в исходное состо ние, при ifOTOpoM входные импульсы вновь поступают на счетные входы триггеров 1, и происходит счет до тех пор, пока не будет достигнуто (К-1)-е состо ние двоичного счетчика.g is returned to the initial state, with ifOTOpoM, the input pulses are again fed to the counting inputs of the flip-flops 1, and the counting occurs until the (K-1) -th state of the binary counter is reached.

В режиме реверсивного счета рабо;та происходит аналогично.In the reverse account mode, the operation is similar.

Стабильность работы двоичного счетчика обеспечиваетс там, чтоThe stability of the binary counter is ensured there that

5 обеспечиваетс стробирование дешифра5, decryption gating is provided.

Claims

Claim

A binary counter containing counting triggers, an RS trigger, a decoder, first, second, third and fourth AND elements, a counting pulse bus and a first control bus that is connected to the first input of the first AND element, the output of which is connected to the reset inputs of the counting triggers, outputs which are connected to the inputs of the decoder, the direct and inverse outputs of the RS-trigger are connected to the first inputs of the second and third elements And, respectively, the second inputs of which are connected to the bus of the counting pulses, the output of the second element And is connected to the second input ode of the first AND element, and the output of the third AND element connected to the counting input of the first counting trigger, characterized in that, in order to enable reverse counting, AND-OR elements are introduced into it _? the first and second AND-OR-NOT elements, the first inputs of the first and second groups of inputs on AND of each of the elements of OR are connected respectively to the first and second control buses, the inputs of the installation of counting triggers are connected to the output of the fourth element And, the first and second inputs of which are connected respectively with the second control bus and the output of the second element AND, R and S, the inputs of the RS-trigger5 ger are connected to the outputs of the first and second elements, respectively, OR NOT, the first inputs of the first groups of inputs via And which are connected to the first output of the decoder, assembly ^and jq input and a second output of which are respectively connected to a clock WMOs: house device and the first inputs of vto'ryh input groups of first and second AND-OR-NO elements, first control bus is connected to the second input 15 of the first, input group of AND the first AND-OR-NOT element and the second input of the second group of AND inputs of the second AND-OR-NOT element, the second control bus is connected to the second inputs 20 of the first group of AND inputs of the second AND-OR-NOT element and the second group of AND inputs of the first element OR-NOT, but the direct and inverse outputs of each counting triggers are connected to the second inputs of the first and second groups of inputs according to AND of the corresponding AND-OR element, the output of which is connected to the counting input of the next counting trigger.