I Изобретение относитс к вычисли тельной технике и может быть использовано при построении вычислительных машин. Известно устройство дл делени , содержащее сумматор, регистры делител и частного, схему анализа остат ка и блок управлени l , Недостатком данного устройства вл етс его низкое быстродействие, так как дл получени каждого разр да частного -требуетс цикл, состо щий из двух машинных тактов - сложени или вычитани и сдвига, I . Наиболее близким по технической сущности к- предлагаемому вл етс устройство дл делени , содержащее сумматор, информационные входы которого подключены соответственно к первой и второй информационным шинам первый выход сумматора соединен с первым информационным входом регистра остатка и регистра делител , вто .рой выход сумматора соединен с первы входом блока управлени , второй вход которого подключен к выходу счетчика первый выход блока управлени подклю чен к входу счетчика, второй выход к управл ющим входам дополнительного регистра, регистре частного, сумматора , регистра остатка, регистра делител , первый выход которого соединен с второй информационной шиной, выход дополнительного регистра соединен с входом регистра частного, первьй информационный вход и выход регистра остатка соединены с первой информационной шиной,регистр промежуточного хранени остатка, регистр удвоенного делител , регистр утроенного делител , блок определени позиции старшего разр да делител , содержащий регистр и шифратор, причем выходы регистра соединены с входами вшфратора, коммутатор, регистр выбранных разр дов остатка, вход которого подключен к выходу коммутатора, выход регистра выбранных разр дов остатка подключен к третьему входу бгока управлени , выход которого соединен с управл ющими входами блока определени позиции старшего разр да делител , коммутато ра, регистра промежуточного хранени остатка,регистра удвоенного делител регистра утроенного делител , информационный вход регистра блока определени позиции старшего разр да 982 делител подключен к выходу регистраделител , информационный выход регистра промежуточного хранени остатка подключен к первой информационной шине, информационные выходы регистров удвоенного и утроенного делител подключены к первой инфор мационной шине, информационные входы регистра промежуточного хранени остатка , регистров удвоенного и утроенного делителей подключены к первому выходу сумматора 2j. Недостатки данного устройствасравнительно низкое быЬтродействие и громоздкость. Цель изобретени - упрощение и повьш1ение быстродействи устройства. Поставленна цель достигаетс тем, что в устройстве дл делени , содержащем регистры делител и частного , сумматор, блок управлени , счетчик циклов и входные информационные шины, причем выход блока управлени соединен с входом счетчика циклов и входом разрешени сдвига регистра частного, блок управлени содержит последовательно соединенные триггер и генератор тактовых импульсов, а в устройство введены регистр делимого и коммутатор остатка , причем входные информационные шины устройства соединены соответственно с первойгруппой информационHtTC входов коммутатора остатка и информационными входами регистра делител , выходы которого соединены с первой группой входов сумматора, выход знакового разр да которого соеди«ен с информационным входом регистра частного и входом разрешени сдвига информации регистра делимого, выход которого соединен с второй группой входов сумматора, информационные выходы сумматора соединены с второй группой информационных входов коммутатора остатка, управл ющий вход которого соединен с выходом тригге15а блока управлени , а выходы - с информационными входами регистра делимого, управл ющий вход, приема информации устройства соединен с входами разрешени записи регистров делимого и депитбл и входом установки в 1 триггера блока управлени вход установки в О которого соединен с выходом счетчика циклов, выход генератора тактовых импульсов блока управлени подключен к входам управлени сдвигом регистров делимого и частного. На чертеже представлена функцио нальна схема устройства дл делеНИН ,. Устройство дл делени содержит коммутатор 1 остатка, регистр 2 делимого , регистр 3 делител , сумматор 4, регистр 5 частного, блок .6 управлени и счетчик 7 циклов, упг управд юпщй вход 8,входные информац ные шины 9 и 10 и выходную информац ную шинуЧ1, причем блок 6 управлени выполнен в виде последовательно соединенных триггера 12 и генератора 13 тактовых импульсов , выход ко торого соединен с тактовым входом Счетчика 7 циклов и входом разрешени записи регистра 5 частного, входные информационные шины 9 и 10, соединены соответственно с первой группой информационных .входов ком мутатора 1 остатка и информационны ми входами регистра 3 делител вы-т ход которого соединен с первой груп пой входов сумматора 4, информацион ный выход которого соединен с второ группой информационных входов Kotmy татора 1 остатка, выход знакового разр да сумматора 4 соединен с информационным входом регистра 5 частного и входом разрешени сдвига .информации регистра 2 делимого, выход которого соединен с второй груп пой входов сумматора 4, выход триггера 12 блока 6 управлени соединен с управл ющим входом коммутатора 1 остатка, выход которого соединен с информационным входом регистра 2 делимого, управл ющий вход 8 устройства соединен с входами разрешени записи регистра 2 делимого, регистра 3 делител и входом установки в 1 триггера 12 блока 6 управлени , вход установки в 0 триггера 12 блока 6 управлени соединен с вькодом счетчика 7 циклов. Устройство работает следующим образом.. По шинам 9 и 10 поступают нормализованные делимое и делитель. С поступлением импульса приема на управл ющий вход 8 информации заноситс в регистр 2 делимого и регистру 3 делител , а триггер 12 блока 6 управлени устанавливаетс в единичное состо ние. Импульс с выхода триггера 12 поступает на вход генератора 13 тактовых импульсов и на управл ющий вход коммутатора 1 остатка, отключа его от информационной шины 9 и подключа к выходу сумматора 4. Импульс с выхода генератора 13 поступает на вход разрешени записи сдвигового регистра 5 частного, уп|равл юЕЦИЙ вход регистра 2 делимого и счетный вход счетчика 7 циклов. При поступлении положительного результата с выхода знакового разр да сумматора 4, регистр 2 делимого принимает остаток с выхода сумматора 4, сдвинутый на один разр д влево, т,е умноженный на 2. В случае поступлени отрицательного знака по тактовому импульсу с выхода генератора 13 происходит сдвиг содержимого регистра 2-делимого на ;один разр д вправо. Кроме того, знаковый разр д с выхода сумматора 4 поступает на информационный вход регистра 5 частного, в который заноситс 1 в случае положительного знака и О если знак отрицательный . .С поступлением каждого тактового импульса с выхода генерато ра 13 содержимое счетчика 7 циклов умень- . шаетс на единицу. Циклы делени повтор ютс до тех пор, пока содержимое счетчика 7 циклов не станет равным нулю. При зтом импульс с выхода счетчика 7 циклов поступает на триггер 12, устанавлива его в нулевое состо ние. Блок 6 управлени прекращает выдавать тактовые импульсы и на шину 11 поступает результат делени . Таким образом, за один машинный такт предлагаемое;устройство дл делени позвол ет получить разр д частного, при этом по сравнению с прототипом значительно упрощена аппаратурна реализаци устройства.I The invention relates to computing technology and can be used in the construction of computers. A device for dividing a combinator, a divider and a private register, a residual analysis circuit and a control unit l is known. The disadvantage of this device is its low speed, since a cycle of two machine cycles is required to obtain each bit of the private add or subtract and shift, i. The closest in technical essence to the proposed is a device for dividing, containing an adder, the information inputs of which are connected respectively to the first and second information buses, the first output of the adder is connected to the first information input of the register of the remainder and the divider register, the second output of the adder is connected to the first the input of the control unit, the second input of which is connected to the output of the counter, the first output of the control unit is connected to the input of the counter, the second output to the control inputs of the auxiliary control country, private register, adder, residual register, divider register, the first output of which is connected to the second information bus, the output of the additional register is connected to the input of the private register, the first information input and the output of the residue register are connected to the first information bus, the intermediate intermediate storage register, register double divider, triple divider register, senior position decider, divider containing register and encoder, with the register outputs connected to the inputs of the encoder, comm the register, the register of the selected residual bits, whose input is connected to the switch output, the output of the register of the selected residual bits, is connected to the third input of the control booster, the output of which is connected to the control inputs of the high-position splitter switch, the intermediate balance storage register , the register of the doubled divider of the register of the triple divider, the information input of the register of the block for determining the position of the senior bit, the 982 divider is connected to the output of the register, the information output the intermediate storage register is connected to the first information bus, the information outputs of the double and triple divider registers are connected to the first information bus, the information inputs of the remainder intermediate storage register, the double and triple dividers registers are connected to the first output of the adder 2j. The disadvantages of this device are relatively low efficiency and bulkiness. The purpose of the invention is to simplify and improve the speed of the device. The goal is achieved by the fact that in the device for dividing, which contains the divider and private registers, the adder, the control unit, the cycle counter and the input information buses, the output of the control unit is connected to the input of the cycle counter and the input of the shift resolution of the private register, the control unit contains serially connected trigger and clock generator, and the register of the dividend and the residual switch are entered into the device, the input information buses of the device are connected respectively with the first group of info The output HTTC inputs of the remainder switch and information inputs of the register divider, the outputs of which are connected to the first group of inputs of the adder, the output of the sign bit of which is connected to the information input of the register of the private and the input resolution of the shift of the register of the dividend, the output of which is connected to the second group of inputs of the adder, information the outputs of the adder are connected to the second group of information inputs of the switch of the remainder, the control input of which is connected to the output of the trigger 15a of the control unit, and the outputs from and to Formation inputs of the dividend register, the control input, the device information reception are connected to the resolution enable inputs of the dividend and deposit register registers and the installation input into 1 trigger of the control unit, the installation input of which is connected to the output of the cycle counter, the output of the clock generator of the control unit is connected to the control inputs shift of the registers of the dividend and the private. The drawing shows the functional scheme of the device for delinis,. The device for dividing contains a switch 1 of the remainder, a register 2 of the dividend, a register 3 of the divider, an adder 4, a register 5 of the private, a control unit .6 and a counter for 7 cycles, a control of the control input 8, the input information buses 9 and 10 and the output information bus CH1 The control unit 6 is designed as a series-connected trigger 12 and a clock pulse generator 13, the output of which is connected to the clock input of the Counter of 7 cycles and the resolution of the write resolution of the register 5 private, the input information buses 9 and 10 are connected respectively to the first group information inputs of the residual switch 1 and information inputs of the register 3, the divider output is connected to the first group of inputs of the adder 4, the information output of which is connected to the second group of information inputs Kotmy of the residue 1, the output of the sign bit of the adder 4 is connected The information output of the register 2 of the dividend, the output of which is connected to the second group of inputs of the adder 4, is connected to the information input of the register 5 of the private and the input resolution of the shift; trigger output 12 of the control unit 6 is connected to the control input of the switch 1 residue, the output of which is connected to the information input of the register 2 of the dividend, the control input 8 of the device is connected to the enable inputs of the recording of the register 2 of the dividend, register 3 of the divider and the input of the installation of 1 trigger 12 of control unit 6, the input of installation of 0 trigger 12 of control unit 6 connected to the code of the counter 7 cycles. The device works as follows. On tires 9 and 10, the normalized dividend and divider are received. With the arrival of a reception pulse to the control input 8, the information is entered into the register 2 of the dividend and the register 3 of the divider, and the trigger 12 of the control unit 6 is set to one. The pulse from the output of the trigger 12 is fed to the input of the generator 13 clock pulses and to the control input of the switch 1 residue, disconnecting it from the information bus 9 and connected to the output of the adder 4. The pulse from the output of the generator 13 is fed to the input of the write resolution of the shift register 5 private, pack | ravl yETsII input register 2 dividend and the counting input of the counter 7 cycles. When a positive result is received from the output of the sign bit of the adder 4, the divisible register 2 receives the remainder from the output of the adder 4, shifted one digit to the left, t, e multiplied by 2. In the case of a negative sign, the clock pulse from the generator output 13 register contents are 2-divisible by; one bit to the right. In addition, the sign bit from the output of the adder 4 is fed to the information input of the register 5 private, in which 1 is entered in the case of a positive sign and O if the sign is negative. . With the arrival of each clock pulse from the output of the generator 13, the contents of the counter 7 cycles decrease. is set to one. The division cycles are repeated until the content of the 7 cycle counter reaches zero. In this case, the pulse from the output of the counter 7 cycles goes to the trigger 12, setting it to the zero state. The control unit 6 ceases to generate clock pulses and the result of the division is fed to the bus 11. Thus, in one machine cycle, the proposed device; the dividing device allows one to obtain the discharge of the particular, while, compared with the prototype, the device’s hardware implementation is considerably simplified.