SU1112375A1 - Устройство дл логарифмировани отношени сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ОТНОШЕНИЯ СИГНАЛОВ, содержащее операционный усилитель, между инвертирующим входом и выходом которого включен интегрирующий конденсатор , к инвертирующему входу операционного усилител  подключен первый вывод масщтабного резистора,второй вывод которого через первый ключ подключен к выходу источника опорного напр жени , выход операционного усилител  подключен к первому входу компаратора, генератор импульсов , реверсивный счетчик, блок синхронизации, первый выход которого подключен к управл ющему входу первого ключа, о т л и ч а ю щ ее с   тем, что, с целью расширени  динамического диапазона изменени  входных сигналов, в него введены второй, третий, четвертьА,п тый, шестой, седьмой и восьмой клчгаи. первьй, второй и третий запоминающие элементы, дополнительный счетчик , делитель напр жени , схема выделени  сигнала ошибки, усилитель сигнала ошибки, сдвигающий регистр, триггер знака и элемент с регулируемым коэффициентом передачи,причем первые выводы второго и третьего ключей подключены к входу элемента с регулируемым коэффициентом передачи , вторые выводы второго и третьего ключей  вл ютс  соответственно первым и вторым входами устройства, второй вывод масштабного резистора соединен с первым выводом четвертого g ключа, второй вывод которого подключен к выходу операционного усилител  , между инвертирующим входом и выходом операционного усилител  включен п тый ключ, к выходу опера-, ё ционного усилител  подключены вход делител  напр жени  и первый вывод шестого ключа, к выходу делител  напр жени  подключен первый вывод седьмого ключа, вторые выводы шесND СО того и седьмого.ключей подключены к входу первого запоминающего элемента , выход которого соединен с вторым сл входом компаратора, выход элемента с регулируемым коэффициентом передачи через восьмой ключ соединен с вторым выводом масштабного резистора , выход элемента с регулируемым коэффициентом передачи подключен к первому входу усилител  сигнала опшбки, второй вход которого подключен к выходу источника опорного напр жени , выход компаратора соединен с первым входом схемы выделени  сигнала ошибки, с первым входом триггера знака и с управл ющим

Description

входом реверсивного счетчика, выход схемы вьиелени  сигнала ошибки чере второй запоминающий элемент подключен к управл ющему входу генератора импульсов, выход которого соединен с тактовыми входами реверсивного счетчика и дополнительного счетчика, выход дополнительного счетчика подключен к второму входу схемы вьделе ни  сигнала ошибки,третий вход которой соединен с управл ющим входом дополнительного счетчика и с соответствующим выходом блока синхронизации выход усилител  сигнала ошибки через третий запоминающий элемент подключен к управл к цему входу элемента

2375

с регулируемым коэффициентом передачи , управл ющие входы ключей,первого и третьего запоминающих элементов соединены с соответствующими выходами блока синхронизации,второй вход триггера знака и дополнительный управл ющий вход реверсивного счетчика подключены к соответствующим выходам блока синхронизации, выход триггера знака и один из выходов реверсивного счетчика подключены к соответствующим входам блока синхронизации , выходы реверсивного счетчика подключены к входам сдвигающего регистра, выходы которого  вл ютс  цифровым выходом устройства.

Изобретение относитс  к устройствам преобразовани  отношени  сигналов по логарифмическому закону и может быть использовано в аналоговых вычислительных машинах.

Известно устройство дл  логарифмировани  отношени  сигналов, содержащее генераторы экспоненциальных напр жений, компаратор, запоминающее устройство, счетчик, генератор импульсов и блок управлени  l .

Однако устройство имеет низкую помехозащищенность, малый диапазон изменени  входных сигналов и низкую точность работы.

Наиболее близким к предложенному  вл етс  устройство дл  логарифмировани  отношени  сигналов, содержащее операционный усилитель, между инвертирующим входом и выходом которого включен интегрирующий конденсатор , к инвертирующему входу операционного усилител  подключен первый вьтод первого Масштабного резистора , второй вывод которого соединен с выходом ключа, вход которого подключен к выходу источника напр жени  выход операционного усилител  подключен к входу компаратора, выход которого подключен к входу генератор импульсов, выход которого соединен через второй масштабный резистор с. инвертирующим входом операционного усилител , выход блока синхронизации

подключен к управл ющему входу ключа .и к первому входу элемента И, второй вход которого соединен с выходом генератора импульсов, выход элемента И

подключен к входу счетчика, выходы которого  вл ютс  цифровым выходом устройства, второй вход компаратора подключен к выходу источника опорного напр жени  2J .

Однако известное устройство характеризуетс  низкой помехозащищенностью , имеет малый диапазон отношени  сигналов и обладает низкой точностью работы.

Целью изобретени   вл етс  расширение динамического диапазона изменени  входных сигналов.

Поставленна  цель достигаетс 

тем, что устройство дл  логарифмировани  отношени  сигналов, содержащее операционный усилитель, между инвертирующим входом и выходом которого включен интегрирующий конденсатор, к

инвертирующему входу операционного усилител  подключен первый вывод масштабного резистора, второй вывод которого через первый ключ подключен к выходу источника опорного напр жени , выход операционного усилител  подключен к первому входу компаратора , генератор импульсов, реверсивный счетчик, блок синхронизации,первый выход которого подключен к управл ющему входу первого ключа, введены второй, третий, четвертый, п тый, шестой, седьмой и восьмой ключи,пср вьш, второй и третий запоминающие эл менты, дополнительный счетчик, дели тель напр жени , схема вьделени  сигнала ошибки, усилитель сигнала ошибки, сдвигающий регистр, триггер знака и элемент с регулируемым коэффициентом передачи,причем перйые выводы второго и третьего ключе подключены к входу элемента с регул руемым коэффициентом передачи,вторы выводы второго и третьего ключей  вл ютс  соответственно первым и вторым входами устройства, второй вывод масштабного резистора соединен с первым выводом четвертого клю ча, второй вьгоод которого подключен к выходу операционного усилител , между инвертируюш 1м входом и выходом операционного усилител  включен п тый ключ, к выходу операционного усилител  подключены вход делител  напр жени  и первый вывод шестого ключа, к выходу делител  напр жени  подключен первый вывод седьмого ключа, вторые выводы шестого и седьмого ключей подключены к входу первого запоминающего элемента, выход которого соединен с вторым входом компаратора, выход элемента с регулируемым коэффициентом передачи через восьмой ключ соединен с вторы выводом масштабного резистора, выход элемента с pei-улируемым коэффициентом передачи подключен к первому входу усилител  сигнала ошибки второй вход которого подключен к выходу источника опорного напр жени , выход компаратора соединен с первым входом схемы выделени  сигна ла ошибки, с первым входом триггера знака и с управл ющим ёходом реверсивного счетчика, выход схемы вьщел ни  сигнала ошибки через второй запоминающий элемент подключен к управл ющему входу генератора импульсов , выход которого соединен с тактовыми входами реверсивного счетчик и дополнительного счетчика,выход дополнительного счетчика подключен к второму входу схемы выделени  сигнала ошибки, третий вход которой соединен с управл ющим входом дополнительного счетчикл и с соответствующим выходом блока синхронизации , выход усилител  сигнала ошиб через третий запоминающий элемент подключен к управл ющему входу элемента с регулируемым коэ({)(|эициентом передачи, управл ю1ф1е пходы ключей, первого и третьего запоминающих элементов соединены с соответствующими выходами блока синхронизации, второй вход триггера знака и дополнительный управл ющий вход реверсивного счетчика подключены к соответствующим выходам блока синхронизации , выход триггера знака и один из выходов реверсивного счетчика подключены к соответствующим входам блока синхронизации,выходы реверсивного счетчика подключены к входам сдвигающего регистра , выходы которого  вл ютс  цифровым выходом устройства. На фиг.1 изображена функциональна  схема устройства дл  логарифмировани  отношени  сигналов, на фиг. 2 - временные диаграммы сигналов . Устройство содержит источник 1 опорного напр жени , операционный усилитель 2, интегрирующий конденсатор 3, первый, второй, третий, четвертый, п тый, шестой, седьмой и восьмой ключи 4-11, делитель 12 напр жени , компаратор 13, первый, второй и третий запоминающие элементы 14-16, реверсивный счетчик 17, дополнительный счетчик 18, схему 19 вьдепени  сигнала ошибки, масштабный резистор 20, генератор 21 импульсов, элемент 22 с регулируемым коэффициентом передачи,усилитель 23 сигнала ошибки, блок 24 синхронизации, первьй и второй входы 25 и 26, выход 27 сдвигающий регистр 28 и триггер 29 знака. I На фиг.2 изображены временные диаграммы сигналов: cs - на втором масштабного резистора 20, 5 - на выходе операционного усилител  2j Ь - на выходе первого запоминающего элемента 14, 1 - на выходе компаратора 13; q - на выходе триггера 29 знака, а также диаграмма е состо ни  реверсивного счетчика 17. Устройство работает следующим образом. До момента t (фиг.2) осущсствл ютс  одновременно два процесса автокалибровка логарифмирующего преобразовател  и автоподстромка коэффициента передачи входной цепи. Входные сигналы U, и U могут измен тьс  о измерени  к измерению на несколько пор дков при неизмен , ном их отношении. Дл  исключени  вл  ни  этих изменений на точность измерени  производитс  подстройка коэффициента передачи входной цепи. Дп  этого замыкаетс  третий ключ 6, размыкаетс  восьморТг ключ 11,третий запоминающий элемент 16 переводитс  в режим слежени , замыка  таким образом контур параметрической обратной св зи: второй вход 26 (вход сигнала) - элемент 22 с регул руемым коэффициентом передачи усилитель 23 сигнала ошибки - трети запоминающий элемент 16. Усилитель 23 сигнала ошибки, сравнива  опорное напр жение с сигналом на выходе элемента 22 с регулируемым коэффициентом передачи, вырабатывает тако напр жение на управл ющем входе эле мента с регулируемым коэффициентом передачи, чтобы обеспечить равенств этих напр жений. Перед началом прео разовани  (в момент t , фиг.2) третий запоминающий элемент 16 переводитс  в режим хранени  и дальнейша  обработка сигналов с обоих входов производитс  при фиксированном посто нном значении коэффициента передачи входной цепи. В процессе автокалибровки интегрирующий конденсатор 3 зар жаетс  до произвольного напр жени  U (дл  чего некоторое врем  интегрируетс  опорное напр жение), первый запоминающий элемент, подключенный седьмым ключом 10 к выходу делител  12 напр жени ,отслеживает и запоминает строго определенную долю A-U выходного напр жени  интегратора, А - коэффициент передачи делител  12 напр жени . Далее с замыканием четвертого ключа 7 происходит разр  интегрирующего конденсатора 3 чере масштабный резистор 20. Врем  разр  да от начального напр жени  U до значен 1  А-U равно ToRce«-7T,-RceoA, f А-и где R - сопротивление масштабного резистора 20; С - емкость интегрирующего конденсатора 3. Одновременно с разр дом конденсатора 3 включаетс  дополнительный счетчик 18, имеющий цифровую уставку Мд, соответствующую величине п А. Врем  счета от нул  до N равно т сч г„ где ГУ - частота генератора 21 импульсов . Схема 19 выделени  сигнала ошибки сравнивает определ емый с помощью компаратора 13 интервал времени по вьфажению (1) с интервалом по выражению (2) и вьфабатывает напр жение , измен ющее частоту генератора 21 импульсов и направленное на уменьшение разницы интервалов. После нескольких циклов автокалибровки достигаетс  равенство - -RCEn А F Bnft , что обеспечивает посто нство коэффициента преобразовани  при логарифмировании . Логарифмирование отношени  сигналов производитс  следующим образом (интервал , на фиг,2). Сначала на вход интегратора (второй вывод масшабного резистора 20) подаетс  меньший из входных сигналов (в данном случае Uo), который интегрируетс  в течение определенного времени Ту|ц. По окончанию интегрировани  полученное напр жение UL, равное. . подаетс  через шестой ключ 9 на первый запоминаюш 1й элемент 14 и запоминаетс  им. Далее интегрирующий конденсатор 3 разр жаетс  до нул  и интегрируетс  второй сигнал U в течение того же интервала времени Т Получаемое в результате напр жение и, равно Далее интегрирующий конденсатор 3 разр жаетс  по экспоненциальному

закону через масйабный резистор 20 (замкнут четвертьй ключ 7). Компаратор 13 вьдел ет интервал времени (, фиг.2) разр да интегрирующего конденсатора 3 от уровн  по выражению (5) до уровн  по вьфажению (4), в течение которого реверсивный 17 считывает импульсы генератора 21 импульсов. Врем  разр да

равно

/ . 1 и, i4-t3 Rcen-r-Rcen-.

и:

и.

к моменту t4 (фиг.2) реверсивный счетчик 17 досчитывает до числа

и,

N a4-t3V RC.Fxenили согласно выражению (3) N

const-En тг которое  вл етс  и

цифровым эквивалентом логарифма отношени  входных сигналов U2 ,

Реально преобразование начинаетс  в момент t. (фиг.2) с интегрировани  входного сигнала U, . Если сигнал и меньше Uj, этап работы Я 6-х. 250Если же и. больше U.

опускаетс . IJI-JIM лс и 1 л1сшс uj

(фиг.2), то в момент t это обнаруживаетс  компаратором 13, переключаетс  f-nurrep пол рности, определ ющий последовательность интегрировани  входных сигналов и знак (пол рность) результата преобразовани  (направление счета реверсивного счетчика 17), и происходит новый цикл преобразовани  (этап t2-t), производ щий правильный результат.

Полученный на данном этапе код переписываетс  в выходной сдвигающий регистр 28, гДе доступен дл  ис-« пользовани .

В режиме цифрового усреднени  результата число в реверсивном счетчике Ч 7 накапливаетс  в течение 2 циклов измерени  (где п - целое число), а после переписывани  его в сдвигающий регистр 28 сдвигаетс  на п разр дов в сторону младших разр дов дл  сохранени  формата выходного кода.

По сравнению с известным устройством логарифмировани  отношени  сигналов предложенное обладает более широким диапазоном изменени  входных сигналов.. . Z7

г 9

Claims (1)

1. УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ОТНОШЕНИЯ СИГНАЛОВ, содержащее операционный усилитель, между инвертирующим входом и выходом которого включен интегрирующий конденсатор, к инвертирующему входу операционного усилителя подключен первый вывод масштабного резистора,второй вывод которого через первый ключ подключен к выходу источника опорного напряжения, выход операционного усилителя подключен к первому входу компаратора, генератор импульсов, реверсивный счетчик, блок синхронизации, первый выход которого подключен к управляющему входу первого ключа, о т л и ч а ю щ е- е с я тем, что, с целью расширения динамического диапазона изменения входных сигналов, в него введены второй, третий, четвертый,пятый, шестой, седьмой и восьмой ключи. первый, второй и третий запоминающие элементы, дополнительный счетчик, делитель напряжения, схема выделения сигнала ошибки, усилитель сигнала ошибки, сдвигающий регистр, триггер знака и элемент с регулируемым коэффициентом передачи,причем первые выводы второго и третьего ключей подключены к входу элемента с регулируемым коэффициентом передачи, вторые выводы второго и третьего ключей являются соответственно первым и вторым входами устройства, второй вывод масштабного резистора соединен с первым выводом четвертого ключа, второй вывод которого подключен к выходу операционного усилителя , между инвертирующим входом и выходом операционного усилителя включен пятый ключ, к выходу опера-, ционного усилителя подключены вход Q делителя напряжения и первый вывод шестого ключа, к выходу делителя напряжения подключен первый вывод седьмого ключа, вторые выводы шестого и седьмого.ключей подключены к входу первого запоминающего элемента, выход которого соединен с вторым входом компаратора, выход элемента с регулируемым коэффициентом передачи через восьмой ключ соединен с вторым выводом масштабного резистора, выход элемента с регулируемым коэффициентом передачи подключен к первому входу усилителя сигнала ошибки, второй вход которого подключен к выходу источника опорного напряжения, выход компаратора соединен с первым входом схемы выделения сигнала ошибки, с первым входом триггера знака и с управляющим входом реверсивного счетчика, выход схемы ведедения сигнала ошибки чере второй запоминающий элемент подключен к управляющему входу генератора импульсов., выход которого соединен с тактовыми входами реверсивного счетчика и дополнительного счетчика, выход дополнительного счетчика подключен к второму входу схемы вьделе*ния сигнала ошибки,третий вход которой соединен с управляющим входом дополнительного счетчика и с соответствующим выходом блока синхронизации, выход усилителя сигнала ошибки через третий запоминающий элемент подключен к управляющему входу элемента с регулируемым коэффициентом передачи, управляющие входы ключей,первого и третьего запоминающих элементов соединены с соответствующими выходами блока синхронизации,второй вход триггера знака и дополнительный управляющий вход реверсивного счетчика подключены к соответствующим выходам блока синхронизации, выход триггера знака и один из выходов реверсивного счетчика подключены к соответствующим входам блока синхронизации, выходы реверсивного счетчика подключены к входам сдвигающего регистра, выходы которого являются цифровым выходом устройства