SU1429288A1 - Фазовый компаратор - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоподстройки частоты , синтезаторах частот и в р де других устройств, где необходимо применение фазовых компараторов. Целью изобретени   вл етс  повышение быстродействи  фазового компаратора itpia одновременном обеспечении возможности изменени  передаточной характеристики фазового компаратора в широких пределах. Дл  достижени  этой цели в устройство дополнительно введены триггер 2 и второй интегра- .тор 4. Кроме того, устройство содержит блок 1 синхронизации, первый интегратор 3, ключи 5 Н в, запоминаю щие элементы 7 и 8, дифференциальный усилитель 9, входнь1е шины 10 и 11, выходную шину 12 и шину 13 напр жени  смещени . Повышение быстродействи  предложенного фазового компарато- ра по сравнению с прототипом достиг а- SS етс  благодар  тому, что разность фаз измер етс  в каждом периоде, что дает возможность регистрировать быстрое изменение разности фаз. 5 ил. (Л

Description

10

It

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоподстройки частоты, синтезаторах частот и р де других устройств, где необходимо применение фазовых компараторов.

Целью изобретени   вл етс  повышение быстродействи  фазового компаратора при одновременном обеспечении возможности изменени  передаточной характеристики фазового компаратора в широких пределах.

На фиг.1 приведена структурна  схема устройства; на фиг.2 - временные диаграммы работы устройства; на фиг,3-5 - передаточные характеристики дл  различных комбинаций параметров устройства.

Фазовый компаратор содержит блок 1 синхронизации, триггер 2, первый 3 и второй 4 интеграторы, первый 5 и второй 6 ключи, первый 7 и второй 8 за- поминаклцие элементы, дифференциальный усилитель 9, первую 10 и вторую 11 входные шины, выходную шину 12 и шину 13 напр жени  смещени .

Вход блока i соединен с первой входной шиной 10, первый и второй выходы - с управл ющими входами первого 5 и второго 6 ключей. Втора  входна  шина 11 соединена с первым входом триггера 2, второй вход которого соединен с третьим выходом блока 1, а первый и второй выходы через последовательно соединенные первые интегратор , ключ и запоминающий элемент и вторые интегратор, ключ и запоминающий элемент соединены соответственно с первым и BTOpbiM входами дифференциального усилител , выход которого соединен с выходной шиной 12.

Блок 1 может быть выполнен в ы-ще счетчика на N, последовательно соединенного с дешифратором на N выходов. В этом случае опорна  частота, подаваема  на первую входную шину 10, должна быть в N раз больше частоты сигнала на второй входной шине 11. На третьем выходе блока 1 вырабатываетс  короткий импульс в начале периода опорной частоты, поделенной на N, а на первом и втором выходах - импульсы с заданным фазовым сдвигом относительно начала периода. Триггер 2  вл етс , например, RS-триггером.

Запоминающие элементы 7 и,8 могут быть выполнены в виде конденсаторов, первые обкладки которых  вл ютс  вхо

0

5

0

5

0

5

0

0

дом и выходом запоминающего элемента, а вторые обкладки соединены с шиной 13, на которую подано посто нное напр жение, величина которого несущественна .

Устройство работает следующим образом ,

Входной сигнал из второй входной шины 11 представл ет собой короткие импульсы (фиг.2а). На первую входную шину 10 поступает опорна  частота (фиг.26). Начало периода Т опорного сигнала отмечаетс  импульсом на третьем выходе блока 1 (фиг.2в), на первом и втором выходах которого по вТ ЗТ л ютс  импульсы со сдвигом -т- и -т (фиг.2г,д). Триггер 2 вырабатывает на своих выходах положительный и отрицательный импульсы, длительность которых равна интервалу между импульсами на входах триггера 2 (фиг.2е,ж). При этом на выходах интеграторов 3 и 4 фор отруютс  напр жени , показанные на фиг.2з,и. В моменты времени, определ емые импульсами на первом и втором выходах блока I, в запоминающих элементах 7 и 8 запоминаютс  текущие значени  напр жени  с выходов интеграторов 3 и 4. Уровни этих напр жений показаны на фиг.2к,л. Дифференциальный усилитель 9 вычитает эти напр жени  и формирует выходные напр жени  (фиг.2м). I -. .

Диаграммы работы компаратора (фиг.2) получены при посто нной времени интеграторов 3 и 4 t 2Т. В этом случае передаточна  характеристика устройства имеет вид, показанный на фиг.3. Измен   фазовый сдвиг импульсов на выходах блока 1 и пос-- то нную времени интеграторов 3 и 4, можно измен ть вид передаточной характеристики . На фиг.4 показана передаточна  характеристика дл  случа  со значени ми задержки

Т ЗТ

7 и -д- На фиг.5 показана передаточна  характеристика дл  случа  1) О

Т Т и задержек & и - + и

где й

малый интервал времени.

Повышение быстродействи  фазового компаратора достигаетс  благодар  тому, что разность фаз измер етс  в каждом периоде, что дает возможность

регистрировать быстрое изменение разности фаз.

Claims (1)

1. Формула изобретени 

   Фазовый компаратор, содержащий блок синхронизации, вход которого соединен с первой входной шиной, а первый и второй выходы соединены .с управл ющими входами первого и второго ключей, выходы которых соединены через первьй и второй запоминающие элементы соответственно с первым и вторым входами дифференциального усилител , выход которого соединен с выходной шиной, а также первый интегра

   тор, выход которого соединен с входом первого ключа, отличающий- с   тем, что, с целью повышени  быстродействи  при одновременном обеспечении возможности изменени  передаточной характеристики в широких пределах, в него введены триггер и второй интегратор, причем первый вход триггера соединен с второй входной шиной, второй вход - с третьим вько- дом блока синхронизации, первый и второй выходы - с входами соответственно первого и второго интеграторов, а выход второго интегратора соединен с входом второго ключа.

   ж 3 и. к

   fi н

   t

   9иг.2

   Н--I .

   Д

   % % Л / f /2 V

   t I

   II

   Ijt

   2

   . J

   t I

   II

   Ijt

   9uz.

   Фи.5

   Ж

   UL

   27L