SU1112374A1 - Устройство дл логарифмировани отношени сигналов - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ОТНОШЕНИЯ СИГНАЛОВ, содержащее операционный усилитель,между инвертирующим входом и выходом которого включен интегрирующий конденсатор , к инвертирующему входу операционного усилител  подключен первый вывод масштабного резистора, второй вывод которого через первый ключ подключен к выходу источника опорного напр жени , выход операционного усилител  подключен к первому входу компаратора, генератор импульсов, реверсивный счетчик , блок синхронизации, первый выход которого подключен к управл ющему входу первого ключа, о тличающеес  тем, что, с целью повьшени  точности в работе в услови х помех и -получени  результата преобразовани  в цифре, в него введены второй, третий, четвертый , п тый, шестой и седьмой ключи , делитель напр жени , схема выделени  сигнала оишбки, первый и второй запоминающие элементы и дополнительный счетчик, причем первые выводы второго, третьего и четвертого ключей соединены с вторым выводом масштабного резистора, вторые выводы второго и третьего ключей  вл ютс  соответственно первым и вторым входами устройства, второй вьшод четвертого ключа подключен к выходу операционного усилител , между инвертирующим входом и выходом операционного.усилител  включен п тый ключ, к выходу операционного усилител  подключены вход делител  напр жени  и первый вывод шестого ключа, к выходу делител  напр жени  подключен первый вывод седьмого ключа, вторые выводы шестого и седьмого ключей подключены к входу первого запоминающегд элемента , выход которого соединен с вторым Ю входом компаратора, выход которого СО подключен к первому входу схемы вы делени  сигнала ошибки и к управл ю «k щему входу реверсивного счетчика, к тактовому входу которого подключен выход генератора импульсов, выход схемы вьщелени  сигнала ошибки через второй запоминающий элемент соединен с управл ющим входом генератора импульсов, выход которого подключен к тактовому входу дополнительного счетчика, выход которого соединен с вторым входом схемы вьщелени  сигнала ошибки, выход реверсивного счетчика подключен

Description

к входу блока синхронизации, соответ ствующие выходы которого соединены с управл ющими входами ключей и первого запоминающего элемента, с треть им входом схемы вьщелени  сигнала ошибки и с управл ющим входом дополнительного счетчика, дополнительный выход блока синхронизации подключен к управл ющему входу реверсивного счетчика, выходы реверсивного счетчи ка  вл ютс  цифровым выходом устройства . 2. Устройство по пЛ, отличающеес  тем, что, о целью повьшени  помехозащищенности, в него введен сдвигаиш ий регистр, входы 74 которого соединены с выходами реверсивного счетчика соответствующий выход блока синхронизации подключен к управл ющему входу сдвигающего регистра , выходы которого  вл ютс  цифровым выходом устройства. 3. Устройство по пп. 1 и 2, отличающеес  тем, что, с целью расширени  диапазона входных сигналов, в него введен триггер знака , один вход которого подключен к выходу компаратора, а другой вход соединен с соответствук1щим выходом блока синхронизации, выход триггера знака подключен к соответствующему входу блока синхронизации.

Изобретение относитс  к устройствам преобразовани  отношени  сигналов по логарифмическому закону и может быть использовано в аналоговых вычислительных машинах. Известно устройство дл  логарифми ровани  отношени  сигналов, содержащее генераторы экспоненциальных напр жений , компаратор, запоминающее устройство, счетчик, генератор импульсов и блок управлени  lj . Однако устройство имеет низкую помехозащищенность, малый диапазон изменени  входных сигналов, низкую точность работы. Наиболее близким к предложенному  вл етс  устройство дл  логарифмировани  отношени  сигналов, содержащее операционный усилитель, между инвертирую1191м входом и выходом которого включен интегрирующий конденсатор к инвертирующему входу операционного усилител  подключен первый вьгоод пер вого масштабного резистора, второй вывод которого соединен с выходом ключа, вход которого подключен к выходу источника напр жени , выход опе рационного усилител  подключен к входу компаратора, выход которого подключен к входу генератора импульсов , выход которого соединен через второй масштабный резистор с инвертирующим входом операционного усилител , выход блока синхронизации подключен к управл ющему входу кЛюча и к первому входу элемента И, второй вход которого соединен с выходом генератора импульсов, выход элемента И подключен к входу счетчика, выходы которого  вл ютс  цифровым выходом устройства, второй вход компаратора подключен к выходу источника опорного напр жени  2J. Однако известное устройство характеризуетс  низкой помехозащищенностью , имеет малый диапазон отношени  сигналов и обладает низкой точностью работы. Целью изобретени   вл етс  повьш1ение точности в работе в услови х помех и получение результата преобразовани  в цифре, а также повышение помехозащищенности и расширение диапазона входных сигналов. Поставленна  цель достигаетс  тем, что в устройство дл  логарифмировани  отношени  сигналов, содержащее операционный усилитель, между инвертирующим входом и выходом которого включен интегрирующий конденсатор , к инвертирующему входу операционного усилител  подключен первый вывод масштабного резистора, второй вывод которого через первый ключ подключен к выходу источника опорного напр жени , выход операционного усилител  подключен к первому входу компаратора, генератор

импульсовj реверсивный счетчик,блок синхронизации, первый выход которого подключен к управл ющеме входу первого ключа, введены второй,трети четвертый, п тый, шестой и седьмой ключи, делитель напр жени , схема вьщелёни  сигнала ошибки, первый и второй запоминающие элементы и дополнительный счетчик, причем первые выводы второго, третьего и четвертого ключей соединены с вторым выводом масштабного резистора,вторые выводы второго и третьего ключе  вл ютс  соответственно первым и вторым входами устройства, второй вывод четвертого ключа подключен к выходу операционного усилител ,межд инвертирующим входом и выходом операционного усилител  включен п тый ключ, к выходу операционного усилител  подключены вход делител  напр жени  и первый вывод шестого ключа, к выходу делител  напр жени  подключен первый вывод седьмого ключа, вторые выводы шестого и седьмого ключей подключены к входу первого запоминающего элемента, выход которого соединен с вторым входом ко 4паратора, выход которого подключен к первому входу схемы выделени  сигнала ошибки и к управл ющему входу реверсивного счетчика , к тактовому входу которого поключен выход генератора импульсов, выход схемы вьщелёни  сигнала ошибки через второй запоминающий элемент соединен с управл ющем входом генератора импульсов, выход которого подключен к тактовому входу додополнительного счетчика, выход которого соединен с вторым входом схемы вьщелёни  сигнала ошибки,выход реверсивного счетчика подключен к входу блока синхронизации, соответствующие выходы которого соедине вы с управл ющими входами ключей и первого запоминающего элемента, с третьим входом схемы вьщелёни  сигнала ошибки и с управл ющим входом дополнительного счетчика, дополнительный выход блока синхронизации подключен к управл ющему входу реверсивного счетчика, выходы реверсивного счетчика  вл ютс  цифровым выходом устройства.При этом в устройство введен сдвигающий регистр, входы которого соединены с выходами реверсивного

счетчика, соответствующий выход блока синхронизации подключен к управл ющему входу сдвигающего регистра , выходы которого  вл ютс  цифровым выходом устройства.

Кроме того, в устройство введен триггер знака, один вход которого подключен к выходу компаратора,а другой вход соединен с соответствующим выходом блока синхронизации, выход триггера знака подключен к соответствующему входу блока синхронизации .

На фиг.1 изображена функциональн схема устройства дл  логарифмировани  отношени  сигналов; на фиг.2 - временные диаграммы сигналов.

Устройство содержит источник 1 опорного напр жени , операционный усилитель 2, интегрирующий конденсатор 3, первый, второй, третий, четвертый, п тый, шестой и седьмой ключи 4-10, делитель 11 напр жени , компаратор 12, первый и второй запоминающие элементы 13 и 14, схему 15 вьщелёни  сигнала ошибки, реверсивный счетчик 16, дополнительный счетчик 17, блок 18 синхронизации, масштабный резистор 19, генератор 20 импульсов, первый и второй входы 21 и 22, выход 23, сдвигающий регистр 24 и триггер 25 знака.

На фиг.2 изображены временные диаграммы; d - сигналов на выходе операционного усилител  - сигналов на выходе первого запоминающего элемента 13; g, - условного состо ни  дополнительного счетчика 17, 2. условного состо ни  реверсивного счетчика 16.

Устройство работает следующим образом.

Во врем  (фиг.2) замкнуты первый и седьмой ключи 4 и 10, остальные ключи разомкнуты, на интегрирующем конденсаторе 3 накапливаетс  напр жение от источника 1 опорного напр жени , первый за , поминаю1Щ1й элемент 13 отслеживает, определенную часть выходного напр жени  операционного усилител  2.

К моменту to (фиг.2) напр жение на выходе операционного усилител  2 равно

(4-t,), S - напр жение источника опорного напр жени , R и С - сопротивление и емкост соответственно масшта ного резистора 19 и интегрирующего конден сатора 3. В момент tp (фиг.2) первый запоминаюпщй элемент 13 переводитс  в режим хранени , на его выходе фи сируетс  напр жение и,, и,..А где А - коэффициент передачи делите л  11 напр жени . Одновременно с этим размыкаетс  первый ключ 4, замыкаетс  четверты ключ 7, обеспечивающий разр д интегрирующего конденсатора 3 по экспоненциальному закону, и включаетс  на вычитание дополнительньм счетчик 17, имеющий цифровую уставку, пропорциональную логарифм коэффициента передачи делител .11 напр жени . Момент времени t Хфиг.2) определ етс  компаратором 12, когда на пр жение на выходе операционного усилител  2 сравниваетс  с напр же нием на первом запоминающем элемен те 13. Интервал времени to-to равен t-j-t -КС-бп А .. К моменту времени t (фиг.2) до полнительный счетчик 17 подсчитьша ет количество импульсов N -К-гп А, где К - посто нна . Врем  счета от числа (4) до нул  равно -Т. К. Еп А, где Т - период следовани  импульсов генератора 20. Схема |5 наделени  сигнала ошибки сравнивает времена по вьфажени м (3) и (5), полученную разность преобразует в напр жение и через второй запоминающийэлемент 14 подает сигнал на управл ющий вход генератора 20 импульсов. Частота его мен етс  так, чтобы разность уменьшалась. Пос 74 ле нескольких циклов автоподстройки времена сравниваютс  -Т. К-бп А -RC.en-A(6) RC, к -:г- COn5t . И Таким образом, результатом калибровки  вл етс  сохранение посто нства отношени  параметров, согласно выражению (7), при воздействии дестабилизирующих факторов. В интервале - обнулени  интегрирующего конденсатора 3 замкнут п тый ключ 8. Далее в интервале (фиг.2) интегрируетс  сигнал с второго входа 22, замкнут шестой ключ 9, первый запоминающий элемент 13 находитс  в режиме слежени  . В момент tc (фиг.2) первый запоминающий элемент переводитс  в режим хранени . В интервале tg-tg (фиг.2) интегрирующий конденсатор 3 снова обнул етс  замыканием п того ключа 8, а во врем  -, интегрируетс  сигнал с первого входа 21. В момент t (фиг.2) включаетс  четвертый ключ 7 и интегрирующий конденсатор 3 разр жаетс  через масштабный резистор 19. Компаратор 12 определ ет врем ,когда напр жение на выходе операционного усилител  2 сравниваетс  с запомненным напр жением, пропорциональным напр жению с второго входа 22. Врем  tg-t (фиг.2) равно , где Uj - напр жение на втором входе 22, Un - напр жение на первом входе 21. Реверсивный счетчик 16 в течение времени по выражению (8) ведет подсчет тактовых импульсов. К моменту t« (фиг.2) количество импульсов равно К, ..,«.вД JT;- в интервале tgt () интегрирующий конденсатор 3 снова обнул етс  замыканием п того ключа 8. 7 Если кмоменту t, напр жение на выходе операционного усилител  2 оказьгоаетс  меньшим, чем напр жение на выходе первого запоминающего элемента 13, состо ние триггера 25 знака измен етс  на противоположное и дл  получени  результата цикл преобразовани  повтор етс , причем сначала во врем  (фиг.2) интегрируетс  сигнал с первого входа 21, во врем  t, сиг нал с второго входа 22, а подсчет тактовых импульсов в интервале производитс  реверсивным счет чиком 16 в режиме вычитани . Результирующий код по выражению (9) переписываетс  из реверсивного счетчика 16 в выходной сдвигающий регистр 24, где доступен дл  использовани . Дл  повышени  помехозащищенности устройство имеет ре7-им работы с циф

.1 48 ровым усреднением результата. Дл  этого реверсивный счетчик 16 и сдвигающий регистр 24 имеют разр дность, на п разр дов большую, чем максимальна  разр дность результата, и измерение состоит не из одного, а из 2 циклов преобразовани . Накопленное в реверсивном счетчике 16 число, равное сумме результатов 2 измерений, переписываетс  в сдвигающий регистр 24 и дл  сохранени  формата кода результата сдвигаетс  на И разр дов в сторону младших разр дов. По сравнению с известным устройством дл  логарифмировани  отношени  сигналов предложенное обладает более высокой точностью в работе в услови х помех, кроме того, обеспечена работа в широком диапазоне изменени  входных сигналов.

Claims (3)

1. УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ОТНОШЕНИЯ СИГНАЛОВ, содержащее операционный усилитель,между инвертирующим входом и выходом которого включен интегрирующий конденсатор, к инвертирующему входу операционного усилителя подключен первый вывод масштабного резистора, второй вывод которого через первый ключ подключен к выходу источника опорного напряжения, выход операционного усилителя подключен к первому входу компаратора, генера- ‘ тор импульсов, реверсивный счетчик, блок синхронизации, первый выход которого подключен к управляющему входу первого ключа, о тличающееся тем, что, с целью повышения точности в работе в условиях помех и 'Получения результата преобразования в цифре, в него введены второй, третий, четвертый, пятый, шестой и седьмой ключи, делитель напряжения, схема выделения сигнала ошибки, первый и второй запоминающие элементы и дополнительный счетчик, причем первые выводы второго, третьего и четвертого ключей соединены с вторым выводом масштабного резистора, вторые выводы второго и третьего ключей являются соответственно первым и вторым входами устройства, второй вывод четвертого ключа подключен к выходу операционного усилителя, между инвертирующим входом и выходом операционного.усилителя включен пятый ключ, к выходу операционного усилителя подключены вход делителя напряжения и первый 5 вывод шестого ключа, к выходу делителя напряжения подключен первый | вывод седьмого ключа, вторые выводы шестого и седьмого ключей подключены ; к входу первого запоминающегq элемен- ; та, выход которого соединен с вторым входом компаратора, выход которого I подключен к первому входу схемы выделения сигнала ошибки и к управляющему входу реверсивного счетчика, к тактовому входу которого подключен вы-, ход генератора импульсов, выход схемы выделения сигнала ошибки через второй запоминающий элемент соединен с управляющим входом генератора импульсов, выход которого подключен к тактовому входу дополнительного счетчика, выход которого соединен с вторым входом схемы выделения сигнала ошибки, выход реверсивного счетчика подключен к входу блока синхронизации, соответствующие выходы которого соединены с управляющими входами ключей и первого запоминающего элемента, с третьим входом схемы выделения сигнала ошибки и с управляющим входом дополнительного счетчика, дополнительный выход блока синхронизации подключен к управляющему входу реверсивного счетчика, выходы реверсивного счетчика являются цифровым выходом устройства .

2. Устройство по п.1, отличающееся тем, что, о целью повышения помехозащищенности, в него введен сдвигающий регистр, входы которого соединены с выходами реверсивного счетчика,· соответствующий выход блока синхронизации подключен к управляющему входу сдвигающего регистра, выходы которого являются цифровым выходом устройства.

3. Устройство по пп. 1 и 2, отличающееся тем, что, с целью расширения диапазона входных сигналов, в него введен триггер зна· ка, один вход которого подключен к выходу компаратора, а другой вход соединен с соответствующим выходом блока синхронизации, выход триггера знака подключен к соответствующему входу блока синхронизации.