SU1115219A1 - Устройство дл измерени погрешности аналого-цифрового преобразовател - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ПОГРЕШНОСТИ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ , содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управлени  , второй вход которого соединен с шиной Пуск, первый выход с первыми входами (n+m)-разр дного счетчика, регистра, блока регистрации , второй выход - с первой выходной шиной устройства, втора  шина которого соединена с выходом (п+т)-разр дного цифроаналогового преобразовател , а входна  шина с первым входом первого арифметического блока, второй вход которого соединен с выходами разр дов, кроме старшего разр да, (п+т)-разр дного счетчика и входами (n+m)разр дного цифроаналогового преобразовател , а выход - с вторым входом регистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации , отличающеес  тем, что, с целью расширени  функциональ ых возможностей путем обеспечени  измерени  динамической погрешности , в него введены блок пам ти, блок определени  кодового перехода, элементИ, блок элементов И, элемент ИЛИ, элемент запрета, элемент равнозначности, два триггера, первый вход первого из которых соединен с первым выходом блока управлени , второй вход - с третьим выходом блока управлени , а выход - с вторым входом (п+га)-разр дного счетчика и пер§ вым входом элемента И, второй вход которого соединен с выходом второго (Л триггера и инверсным входом элемента запрета, а выход - с первым входом элемента ИДИ, второй вход которого соединен с выходом элемента запрета, а выход - с вторым входом первого арифметического блока, входом старшего разр да (п+т)-разр дного цифроаналогового преобразовател  и перО1 вым входом элемента равнозначности, второй вход которого соединен с выхоКд дом старшего разр да (n+m)-разр дного счетчика, первым входом второго триг & гера и пр мь1м входом элемента запрета , а выход - с первыми входами блока элементов И, вторые входы которого соединень с входной шиной устройства, а выход - с первым входом блока определе 1и  кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управлени , а выход - с третьим входом регистра, при этом первым вход блока пам ти соединен с выходом регистра, второй вход - с

Description

первым выходом блока управлени  , а выход - с вторым входом второго ариф метического блока, причем-второй вход блока логической обработки соединен с четвертым выходом блока управлени , третьи входы которого соединены с входами цифроаналогового преобразовател ,

Изобретение относитс  к вычислительной технике, предназначено дл  автоматического измерени  погрешности аналого-цифрового преобразовател  напр жени  (тока) в код и обеспечивает получение информации о динамических погрешност х с представлением результатов измерени  в цифровой форме.

Известно устройство дл  контрол  качества работы п -разр дного АЦП, содержащее (п+т)-разр дные счетчики и эталонный цифроаналоговый преобразователь, ключи, входы управлени  которых подключеггы к шине Конец преобразовани , .п -разр дный ЦАП, вычитаю1ций усилитель, входы которого подкдпочены к выходам (п+га)- и И -разр дных цифроаналоговы преобразователей, и регистрирующее

устройство осциллоскоп tn. I

Недостатком данного устройства  вл етс  низка  точность оценки качества АЦП.

Наиболее близким по технической сущности  вл етс  устройство дл  измерени  погрешности аналого-цифрового преобразовател , содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управлени , второй вход кото- рого соединен с щиной Пуск, первый выход - с первыми входами (.n+m)разр дного счетчика, регистра, блока регистрации, второй выход - с первой выходной шиной устройства, втора  выходна  шина которого соединена с выходом (n+m)-разр дного цифроаналогового преобразовател , а входна  шина - с первым входом первого арифметического блока, второй вход которого соединен с -выходами разр дов, кроме старшего разр д, (n+m)-разр дного счетчика и входами (n+m)-разр дного цифроаналогового преобразовател , а выход - с вторым входом регистра , выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки , выход которого соединен с вторым входом блока регистрации C2j.

Недостатком известного устройства  вл етс  ограниченна  область его применени .

Цель изобретени  - расширение функфункциональных возможностей путем Ъбеспечени  измерени  динамической погрешности и ее составл ющих.

Поставленна  цель достигаетс  тем, что в устройство дл  измерени  погрешности аналого-цифрового преобразовател , содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управлени , второй вход которого соединен с шиной Пуск, первый выход - с первыми входами (п+т)-разр дного счетчика, регистра, блока регистрации , второй выход - с первой выходной шиной устройства, втора  выходна  шина которого соединена с выходом (n+m)-разр дного цифроаналогового преобразовател , а входна 

шина - с первым входом первого арифметического блока, второй вход которого соединен с выходами разр дов, кроме старшего разр да (п+га)-разр дного счетчика и входами (n+m)-разр дного цифроанапогового преобразовател  , а выход - с вторым входом регистра , выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации, введены блок пам ти, блок определени  кодового перехода, элемент И, блок элементов И, элемент ИЛИ, элем нт запрета, элемент равнозначности , два триггера,первый вход первого из которых сое;щнен с первым выходом блока упраапени , второй вход с третьим выходом блока управлени , а выход - с вторым входом (n+m)-разр дного счетчика и первым входом элемента И, второй вход которого соединен с выходом второго триггера и инверсным входом элемента запрета, а выход - с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента запрета, а выход - с вторым зходом первого арифметического блока, входом старшего разр да (п+т)-разр дного цифроаналогового преобразовател  и первым входом элемента равнозначности, второй , вход которого соединен с выходом старшег9 разр да (п+т)-разр дного счетчика, первым входом второго триггера и входом элемента запрета, а выход - с первыми входами блока элементов И, вторые входы которого соединены с входной шиной устройства, а выход - с первым входом блока определени  кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управлени , а выход - с третьим входом регистра, при этом nepnbrii вход блока пам ти соединен с выходом регистра, второй вход - с первым выходом блока управлени , а выход - с вторым входом второго арифметического блока, причем второй вход блока логической обработки соединен с четвертым выходом блока управлени  , третьи входы которого соединены с входами цифроаналогового преобразовател .

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство содержит ц-разр дный измер емзш аналого-цифровой преобразователь (АЦП1 1, эталонный (n+m)разр дный цифроаналоговый преобразователь (ЦАП) 2, шину знакового разр да 3, (п-ьт)-разр дный счетчик 4, первый триггер 5, тактовый генератор 6, арифметические блоки 7 и 8, регистр 9, блоки логической обработки 10 и управлени  11, второй триггер 12, логический элемент 13 запрета, элементы И 14, ИЛИ 15, элемент 16 равнозначности, блок 17 элементов И, блоки определени  кодового перехода 18, пам ти 19, регистрации 20, шину 21 сброса, первую

выходную шину 22, шину 23 пуска,вторую выходную шину 24, входную шинуГ5, шины 26-28 измер емого анало1о-циф рового преобразовател . Входы эталонного ЦАП 2 соеди}1е}п.1

с выходами счетчика 4, объединенными с вторыми входами первого арифметического блока 7, а шина 3 знакового разр да соединена через элемент

ИЛИ 15 с выходами элемента И 14 и элемента 13 запрета. Старший разр д счетчика 4 соединен с первым входом триггера 12, с пр мым входом элемента 13 запрета и с одним входом элемснта 16 равнозначности, инверсньнЧ вход элемента 13 запрета и второй вхол; элемента И 14 подключены к пр мому выходу триггера 12, а первый вход элемента И 14 и второй вход счстчи-

ка 4 - к выходу триггера 5, второй вход которого соединен с третьим выходом блока 11 управлени  и с выходом генератора 6. Выходы АЦП 1 подключенъ к выходной шине 25. Первые входы блока элементов 17 объединены и соединены с выходом элемента 16 равнозначности, первый вход которого подключен к шине 3 знакового разр да. Выходы первого арифметического блока 7 соединены через

регистр 9 с первыми входами блока 19 пам ти и с первыми входами второго арифметического блока 8, вторые входы которого подюпочены к в 1ходам блока 19 пам ти, а рыходы второго арифметического блока 8 соединоры через блок 10 логической обработки с блоком 20 регистрации. Третий

вход регистра 9 подключен к вы.ходу блока 18 определени  кодового перехода , входы которого соединены с выходами п элементов блока 17 элементов И.

Выходные шины блока 11 управлени  подключены к соответствующим шинам 21 сброса, к первой выходной шине 22 синхронизации блоков устройства . Блок 1I управлени  запускаетс  по шине 23 пуска. Выходы счетчика 4 соединены с третьими входами блока 11 управлени , а второй вход блока 10 логической обработки соединен через блок 11 управлени  с выходомm-го разр да счетчика 4. Перед началом измерени  погрешностей шины 26-28 аналого-цифрового преобразовател  1 соедин ютс  соответственно с шинами 25, 24 и 22 устройства . Устройство работает следующим образом. По сигналу Сброс по шине 21 сброса на выходах счетчика 4 устанавливаетс  нулевой код, выходное напр жение эталонного ЦАП 2 устана ливаетс  равным йулю, триггеры 5 и 12,регистр 9, блок 19 пам ти, блок 20 регистрации, блок 18 определени  кодового перехода обнул ютс  и на выходе элемента ИЛИ 15 и ши не 3 знакового разр да устанавливаютс  уровни логического О, на обоих входах- элемента 16 равнозначности логические уровни равны О, .с его выхода на первые входы блока элементов И 17 поступает уровень логической 1. По сигналу Пуск на шине 23 тактовые импульсы с ге .нератора 6 поступают через блок 1 управлени  на второй вход триггера 5 и на шину 22, Триггер 5 выраб тывает импульсную последовательность со скважностью, равной двум, частота которой определ ет частоту смены кода в счетчике 4. ЦАП 2 вырабатывает испытательно напр жение дл  АЦП 1 в соответствии с кодом счетчика 4 и логическим уровнем на шине 3 знакового разр да . АЦП 1 преобразует выходное напр жение ЦАП 2 в код, причем частота преобразовани  равна частоте генератора 6, при этом при преобразовании АЦП 1 нулевого выходно напр жени  ЦАП 2 в регистре .9 сохран етс  нулевой код, если смещегше передаточной характеристики АЦП 1 не превьш1ает эквивалента млад шего разр да АЦП 1. Нулевой код с выхода регистра 9 записываетс  с тактовой частотой в блок 19 пам ти до тех пор, пока на выходе АЦП.1 н по витс  код, отличным от нулевого 1 Измерение погрешности АЦП 1 выпо н етс  за четыре цикла. В первом и втором измер етс  статическа  погрешность при поступлении с выхода ЦАП 2 на вход АЦП 1 линейно нарастаюш;его и линейно убывающего напр  жений ступенчатой . В первом цикле на выходе -элемента ИЛИ 15 и на выходе старшего разр да счетчика 4 существуют логические уровни , равные О, ввиду чего на выхо де элемента 16 равнозначность действует уровень логической 1. Во втором цикле на выходе элемента ИЛИ 15 и на выходе старшего разр да счетчика 4 действуют логические уровни 1 и на выходе элемента 16 равнозначности сохран етс  уровень логической 1. Сигнал с уровнем логической 1 с выхода элемента 16 равнозначности разрешает прохождение кода АЦП 1 через и элементов блока 17 элементов И на первые входы блока 18 определени  кодового перехода, который вырабатывает сигнал записи выходного кода первого арифметического блока 7 в регистр 9 -только при изменении кода на выходах АЦП 1. В первом цикле при монотонном изменении кода счетчика 4 входное напр жение АЦП 1 измен етс  с дискретностью, „ г.т составл ющей 2 часть эквивалента мпадшего разр да АЦП 1. При достижении напр жением уровн  кодового перехода измен етс  выходной код АЦП 1. При передаточной характеристике АЦП 1, близкой к идеальной , изменение кода АЦП 1 (кодовый переход происходит через каждые 2 п тактов (частота смены кода) счетчика 4 в два раза меньше частоты генератора 6. Первый арифметический блок 7 вырабатывает разность кодов АЦП 1 и. счетчика 4. При этом разность кодов измен етс  как за счет изменени  кода счетчика, так и за счет изменени  кода АЦП 1. Изменение кода разнос ти, происход щее при отсутствии кодового перехода в АЦП 1, не записываетс  в регистр 9, поскольку блок 1Ь определени  кодового перехода не вырабатывает в этом случае сигнала записи кода разности в регистр 9. Разность кодов АЦП 1 и счетчика 4, полученна  при наличии кодового перехода , записываетс  в блок 19 пам ти с тактовой частотой до по влени  кодового перехода. Так как блок 19 пам ти имеет последовательную выборку , -то только на первых входах второго арифметического блока 8, соединенных с выходами регистра 9, существуют коды, не равные нулевым. Коды, записанные в блок 19 пам ти, представл ют полную статическую погрешность АЦП 1 при нарастак цем входном сигнале в первом цикле. Полна  статическа  погрешность, а также ее составл ющие, список которых определ етс  функциональным составом блока 10 логической обработки , регистрируютс  а блоке 20. Работа блока 10 логической обработки регистрируетс  в блоке 20 и,синх ронизируетс  блоком 11 управлени , при этом сигнал, прошедший с выхода Р7-ГО. разр да счетчика 4 через блок управлени  на блок Ю логической обработки, позвол ет измерить стати ческую погрешность дл  всех точек передаточной характеристики измер в мого АЦП 1.(п + т-ч1 После прохождени  2 -го импульса на вход счетчика 4 в старш разр де последнего устанавливаетс  уровень логической 1. При этом триггер 12 сохран ет исходное состо ние, на инверсном входе элемента 13 запрета сохран етс  нулевой логический уровень, а на его пр мом вхо де действует уровень логической 1 что приводит к изменению уровн  с О на 1 на выходе элемента ИЛИ 1 На обоих входах и следовательно на выходе элемента 16 равнозначности действуют логические уровни I. С этого времени начинаетс  второй цик в течение которого эталонный ЦАП 2 вырабатывает линейно убывающее напр жение ступенчатой формы. При воз никновении кодовых переходов в . АЦП I разность кодов АЦП 1 и счетчи ка 4 проходит в регистр 9 и записываетс  в блок 19 пам ти как полна  статическа  погрешность АЦП 1, преобразующего отрицательное напр жени В блоке 20 регистрации фиксируютс  дополнительно и составл ющие статической погрешности. После поступлени  с триггера 5 -го импульса в старшем разр де счетчика 4 устанавливаетс  уровень логического О. Поскольку на первом входе синхронизации триггера 12 логический уровень измен етс  с 1 на О, то триггер 12 переходит в единичное состо ние и на инверсном входе элемента 13 запрета , а также на .второй входе элемента И 14 устанавливаетс  логический уровень 1. Ввиду этого на выходе элемента 13 запрета по вл етс  логический уровень О, а так как первый вход элемента И 14 соединен с выходом триггера 5, то на вых де элемента ИЛИ 15 и следовательно на шине 3 знакового разр да и на первом входе элемента 16 равнозначности действует последовательность из 6 и 1. Последовательность из О и I существует в течение третьего и четвертого циклов, пока триггер 12 не возвратитс  в нулевое состо ние при повторном переходе логического уровн  с 1 на О в старшем разр де счетчика 4 после завершени  четвертого цикла. Эталонный ЦАП 2 вырабаты вает в третьем и четвёртом циклах линейно измен ющеес  во времени знакопеременное напр жение, которое преобразуетс  в код измер емым АЦП 1. В третьем цикле в старшем разр де счетчика 4 действует логический уровень О и поэтому на выходе элемента 16 равнозначность логический уровень 1 существует в те интервалы времени, когда на шине 3 знакового разр да действует уровень О и ЦАП 2 вырабатывает положительное напр жение. Ввиду этого с выхода МШ 1 , преобразующего напр жение обеих пол рностей,, на первые входы блока 18 определеш1  кодового перехода проход т только коды, соответствуюир е положительной пол рности входного напр жени  АЦП 1. При н-аличии кодового перехода аналогично как в первом и втором циклах, разность кода АЦП 1 и кода счетчика 4 записываетс  в регистр 9, блок 19 пам ти поступает на первые входы второго арифметического блока 8. С началом цикла 3 на вторые входы второго арифметического блока начинают поступать с выходов блока 19 пам ти коды, представл ющие полную статическую погрешность АЦП 1, измеренную в первом цикле. Во втором арифметическом блоке 8 из полной погрешности АЦП 1, измеренной в третьем цикле ,- вычитаетс  полна  статическа  погрешность, измеренна  в первом цикле. Код разности на выходе второго арифметического блока 8 представл ет динамическую погрешность измер емого АЦП 1. Полна  динамическа  погрешность и ее составл ющие, вычисленные в блоке 10 логической обработки, фиксируютс  в блоке 20 егистрах ии. После прохождени  серии из 2 импульсов с выхода триггера 5 начинаетс  четвертый цикл, в течение которого в старшем разр де счетчика 4 действует логический уровень 1. Поскольку в начале четвертого цикла логический уровень на входе синхронизации триггера 12 измен етс  с О на 1, триггер 12 сохран ет единичное состо ние. Так втором входе элемента 16 равнозначности , соединенном со старшим разр дом счетчика 4, действует уровень 1, то на выходе элемента 16 равнозначности уровень 1 существует только тогда, когда,JC выхода элемента ИЛИ 15 постулает сигнал с логическим уровнем 1. Измер е 4|1Й АЦП 1 в четвертом цикле, как и в третьем, преобразует в код напр жение обеих пол рностей, но на первые входы

блока 18 определени  кодового перехода поступают только коды, соответствующие отрицательному напр жению . В четвертом цикле так же, как в третьем цикле , определ етс  динамическал погрешность и ее составл ющие . .После окончани  четвертого цикла в блоке 20 регистрации содержатс  результату измерени  полной статической, полной динамической погрешности и их составл кндих, определенных -дл  всего диапазона АЦП 1. Таким образом, предлагаемое устройство имеет в сравнении с известными более широкие функциональные возможности, так как оно измер ет как статическую, так и динамическую погрешность и их составл ющие.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ПОГРЕШНОСТИ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ, содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управления , второй вход которого соединен с шиной Пуск, первый выход - с первыми входами (п+ш)-разрядного счетчика, регистра, блока регистрации, второй выход - с первой выходной шиной устройства, вторая шина которого соединена с выходом (п+т)-разрядного цифроаналогового преобразователя, а входная шина с первым входом первого арифметического блока, второй вход которого соединен с выходами разрядов, кроме старшего разряда, (п+т)-разрядного счетчика и входами (п+ш)разрядного цифроаналогового преобразователя, а выход - с вторым входом регистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации, отличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения измерения динамической погрешности, в него введены блок памяти, блок определения кодового перехода, элемент'И, блок элементов И, элемент ИЛИ, элемент запрета, элемент равнозначности, два триггера, первый вход первого из которых соединен с первым выходом блока управления, второй вход - с третьим выходом блока управления, а выход - с вторым входом (n+m)-разрядного счетчика и первым входом элемента И, второй вход которого соединен с выходом второго триггера и инверсным входом элемента запрета, а выход - с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента запрета, а выход - с вторым входом первого арифметического блока, входом старшего разряда (п+ш)-разрядного цифроаналогового преобразователя и первым входом элемента равнозначности, второй вход которого соединен с выходом старшего разряда (п+ш)-разрядного счетчика, первым входом второго триггера и прямым входом элемента запрета, а выход - с первыми входами блока элементов И, вторые входы которого соединены с входной шиной устройства, а выход - с первым входом блока определения кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управления, а выход - с третьим входом регистра, при этом первым вход блока памяти соединен с выходом регистра, второй вход - с

   SU _а„ 1115219

   1 115219 первым выходом блока управления , а выход - с вторым входом второго ариф метического блока, причем·второй вход блока логической обработки сое динен с четвертым выходом блока управления, третьи входы которого соединены с входами цифроаналогового преобразователя.