Изобретение относитс к контроль но-иэмерительной технике и может быть использовано дл контрол логи ческих узлов ЦВМ. Известно устройство дл контрол логических микросхем, содержащее блок пам ти, блок управлени , генератор стимулирующих воздействий, коммутатор, блок сравнени , блок пам ти неисправностей, блок формиро вани сигнала ошибки, регистр подпрограмм , регистр сбоев, регистр цикла,регистр возврата, адресный ко мутатор, регистр масок,блок хранени масок, блок формировани масок l . Недостатком устройства, вл ютс низка достоверность контрол и огр ниченные функциональные возможности обусловленные тем, что оно не обеспечивает маскирование (блокировку) сравнени эталонных и полученных реакций по отдельным заданным выхо дам контролируемой логической микро схемы, на каждом из слов контролирукхцего теста, осуществл ет лишь пословную блокировку сравнени на всех выходах микросхемы, что снижает достоверность контрол из-за полног отсутстви контрол микросхемы на значительном количестве слов теста по некоторым их выходам. Наиболее близким к изобретению вл етс многоканальное устройство тестового контрол логичесасих узлов содержащее блок пам ти, соединенный выходом с входом коммутатора, соединенного первым выходом с первым входом блока управлени , вторым выходом - с входом блока приема и накоплени информации,соединенного первым выходом с первым входом формировател сигналов,.вторым выходом - с входом дешифратора адреса, выходы которого соединены с соответствуклй,ими первыми входами блоков контрол , соединенных вторыми, третьими и четвертыми входами соответственно с первым, вторым и третьим выходами формировател сигналов,первыми выхо дами -с вторым входом блока управлени , вторыми выходами - с соответствующими клеммами дл подключени входов контролируемого логического узла 2 . Недостатком известного устройства вл етс 6граниченна область .применени , что обусловлено отсутствием возможности маскировани (блокировки ) сравнени эталонных и полученных реакций по -отдельным и различным на каждом слове теста выходам контро лируемой микросхемы. Отсутствие маежировани приводит к невозможности контрол широкого класса микросхем, состо ни которых на отдельных и разных выходах не определены в различных словах теста. Цель изобретени - расширение области применени устройства. Поставленна цель достигаетс тем, что в многоканальное устройство тестового контрол логических узлов, , содержащее блок пам ти, соединенный выходом с входом коммутатора, соединенного первым выходом с первым входом блока управлени , вторым выходом - с входом блока приема и накоплени информации, соединенного первым выходом с первым входом формировател сигналов, вторым выходомс входом дешифратора адреса, выходы которого соединены с соответствующи .ми первыми входами блоков контрол , соединенных вторыми, третьими и четвертыми входами соответственно с первым, вторым и третьим выходами формировател сигналов, первыми выходами - с вторым входсм блока управлени , вторыми выходами - с сот ответствующими клеммами дл подключени контактов контролируемого логического узла, введены мультиплексор, первый дешифратор признака, второй дешифратор признака, триггер, элемент , НЕ, первый элемент 2И-ИЛИ, второй элемент 2И-ИЛИ, соединенный выходом с вторым входом формировател сигналов, третий вход которого соед инен с выходом первого элемента 2ИИЛИ , соединенного первым входом с. первым входом второго элемента 2И- ИЛИ и с первым выходом триггера,со диненного вторым выходом с вторым входом первого элемента 2И-ИЛИ и с вторым второго элемента 2ИИЛИ , третий вход первого элемента 2И-ИЛИ соединен с выходом мультиплексхэра и с входом элемента НЕ, соединенного выходом с третьим входом второго элемента 2И-ИЛИ, четвертый вход которого соединен с третьим выходом блока приема и н.акоплени информации, четвертый выход которого соединен с вторым входом первого элемента 2И-ИЛИ,R -вход триггера соедаи- , нен с выходом первого дешифратора признака,выход которого соединен с вторым выходом блока приема и накоплени информации,с первым входом мультиплексора,с входом второго дешифратора признака,выход которого соединен с S- входом триггера,вторые входы мультиплексора соединены с клеммами дл подключени контролируемого логического узла На чертеже приведена блок-схема : устройства., Многоканальное устройство контрол логических узлов содержит блок 1 пам ти,соединенный выходом с входом коммутатора 2, соединенного первым выходом с входом блока 3.-управлени , вторым выходом - с входом блока 4 приема и накоплени информации,, сое- диненного первым выходом с первьал входом фор1 ировател 5 сигналов, вторым выходом - с входом дешифратор ра 6 адреса, выходы которого соеди-;йены с соответствующими первыми входами блоков 7-1 - 7- ц контрол , соединенньвс вторыми, третьими и четвертыми входами соответственно с первым, вторым и третьим выходами формировател 5 сигналов, первыми выходами - с вторь входом блока 3 управлени , вторьми входами -с соответствующими клеммами дл подключени контактов ко тррлируемого логического узла 8. Выход первого элаие та 9 2И-ИЛИ соединен с третьим входом формировател 5 сигналов второй Ёход которого соединен с выходом- вто рого элемента 10 2И-ИЛИ, соединенного первом-входом с первьм входс 1 первого элемента 9 2И-ИЛИ и с первы выходом триггера 11, соединенного вторьм выходом с вторым, входом первого элемента 9 2И-ИЛИ и вторым входом второго элемента 10 2И-ИЛИ, тре тий вход первого элемента 9 2И-ИЛИ соединен с выходом мультиплексора 1 и входом элемента 13 ЯЕ соединенно го выходом с третьим входом второго элемента 10 2И-ИЛИ, четвертый вход которого соединен с третьим выходом блока 4 приела и накоплени информа ции, четвертый выход которого соеди нен с четвертым входом первого элемента 9 2И-ИЛИ, R -вход триггера 11 соединен с выходом первого д01гаф ратора 14 признака, вход .которого соединен с вторым выходом блока 4 приема и накоплени инфорвмацйи, с первым входом мультиплексора 12г с входом второго дешифратора 15 признака , выход которого соединен с 6- входом триггера 11, вторые входы мультиплексора 12 соединены с ми дл подключени контролируемого логического узла 8. Устройство работает следующим образом. Количество блоков 7 контрол (Н) соответствует числу контактов контр лируемого логического узла 8. В исходном соотношении (после задани сигнала установки) триггер И находитс в состо нии, разрешающем прохождение сигналов с выходов блока 4 приема и накоплени информации через элементы 9 и 10 2И-ИЛИ на формирователь 5 сигналов.. В рех:име коммутации с блока 3 уп равлени в коммутатор 2 подаетс на Чсшьный адрес необходимрй програь и сигнал 3aifp6c ni6 начашьнетлу адресу-коммутатор 2 выбирает из Оло ка 1 необходимую программу контрол и кокмутации. В программе записан коммутационный тест, который обеспечивает необходимые соединени контактов узла 8с блоком 7 так, что на входные контакты узла 8 поступают тестов .ые воздействи , а его выходные реакции с выходных контактов сравниваютс с эталонными,реакци ми блока 7. . Информаци ,-считанна с блока 1 пам ти, через коммутатор 2 поступает на блок 4 приема и накоплени информации , который формирует ()разр дное слово, (EorfjH) - разр дов определ ют адрес контакта, а остальные три - управл ющие сигналы Запись 0, Запись и Опрос. Управл ющий сигнал Опрос подаетс на формирователь 5 сигналов, а адресные сигналы - на дешифратор б адреса. Управл ющие сигналы ЗаписьО и Запись 1 поступают на форми .рователь 5 через открытые триггер 11, элементы 10 и 9 2И-Ш1И и пред- . ставл ют собой йарафазный код логического сигнала, записываемого в соответствзпощий адресу -j -го контакта блок 7-4 . Если в блок 7- i необходимо запиг сать сигнал О, по двум выходам ЗаписьО и Запись с блока 4 вьздаетс код 10, если 1 - код 01. В режиме коммутации формирователь 5 -сигналов вьлрабатывает сигнал Ксжмутации по приходу сигнала письО. . При. принадлежности 1-го контакта логического узла 8 к входу по его адресу, заданному даиифратором б, поступает с формировател 5 сигнал Коммутаци , по которому соответствукхций блок 7-} переходит .в режим выдачи входных-воздействий на -тый контакт узла 8. - . При принадлежности -го контакта узла 8 к выходам Коммутационный тест не действует на блок 7 контрол . Признаком конца коммутационного теста вл етс по вление первого по времени сигнала.. Опрос , после которого устройство переходит- в режим контрол ., Дл контрол узла 8 по j -му слову теста с блока 1 пам ти поступают последовательно во времени на дешифратор 6 адреса входных контактов , уотарые должны изменить логический уровень по сравнению с ( J -1) тестовым словом, совместно с сигналом ЗаписьО или Запись., после ввода совокупности адресов этих изменений с информацией пись с блока пам ти поступают адреса выходных контактов, состо ни которых определены в тесте и которые должны изменить логический уровень : о сравнению с ( j -) тестовым словом . Зат&л с.блока 1 пам ти поступает в данном j -том слове теста приэнгис, показывающий, что.вводимые далее адраса хай.актеризу1от выходы логического узла, состо ни которых в данном слове теста не определены. Поступающий с блока 1 признак расшифровьшаетс дешифратором 14, который переключает триггер 11 по 1 -входу в сое то нИе, разрешающее прохождение сигналов с мультиплексора 12 через элементы 9 и 10 2И-ИЛИ. Триггер 11,переключившись, запрвщаетг- ) прохождение сигналов Запись Запись с выходов &Л9 ка 4 на входы формировател 5, в результате чего запись тестовой ИИфррмации и-з блока 1 в блоки 7 7-П прекрагцаетс . Одновременно триггер 11 разрешает прохождение информации с выхода логического узла 8, выбранного мультиплексором 12 по адресу, заданному с выхода блока 4 приема и накоплени , на вход злаиента 13 ЯЕ и злемента 9 2И-ИЛЙ и далее через элементы 9 и 10 2И-ИЛИ и формирователь 5 сигналов - на входы блоков 7-1 7- .:./- : ,. , . -/ . В результате в блоки 7-1 контрол по каждому -му выходу узла 8,состойние которого не определено, в теств записанном в блоке 1, зар сбшаетс определенное логическое состог ие , С:у1аествующее на в ыход;е логннеского узла 8 после задани ; на его входы входных воздействий.;Элемент 13: о&еспечийа1ет получение парафазнбго кода|. необзсодимогодл записи нул или единицы в блок 7- . , В оответствии с тем, -что на один блока 7-i контрол поступает логический сигнал.с выхода -го логи ческого узла 8, а ка другой его вход поступает логическое состо ние того же « -го выхода, блок 7 i не задает сигнал Не годен по данному i -му выходу, что и вл етс маск:ированием сравнени по выходам с неопределенными в тесте состо ни ми логическогр узла 8. По окончании ввода адреса выхо дов, имеющих неопрепеленные состо ни , в ланНом слове теста вводитс признак, поступающий на вход лешифратора 15 и переключаюоАий триггер 11 в «сходное состо ние (разрешающее прохождение информации с блока 4 на форйийровате ь 5) . После ввода информации в блок 7- 1 по всем вьрсодам логического узла 8 и исходной установки триггер 11 с блока. 1 пам ти поступает сигнал Опросна блок 3 управлени , где анализируютс сорто ни выходов блоков , ;Вьщаюи1ИК результат ко тро ч по всем i контактам -узла:-.:18, .. ; ; ;, -,;;; .:.; :.-.. : - Сигнал Яе; годен вьщэетс в vfoM случ;ае, если хот бы один из уровней выходных сигналов логического узла В не соответствует уроЕ1Ню этало ньк cHiiniaJiOB задайных на блоки 7-1 - 7 --ii; .: Л ,/:/;. - . . TaKwi образцом, введение мул тдаплексо 12 элеме нта 13 ЙЕ злемеи товЭ и 10 2Й-ИЛИ/триггёр1а 11у .iter , шифра с № 14 -и 15 позв «л ёт завлогкировать цо KaLJW3 i|y Седову та в от- дельности к сравненйё по тем выходам логи-Чёскрг Узл 8, состо н л Кото рьк не определены в тестеу что прэвол е крнтролировать широкую номенклатуру логических узлов и расЦдар ет область применени устройства.