SU1046958A1 - Пороговый декодер сверточного кода - Google Patents

Description

J

L

2 Декодер по п. I, отличающийс  тем, что решающий блок содержит первый элемент ИЛИ, выхрп которого через счетчик качества фазировани  поцключен к R -вхоаам первого и второго триггеров через второй и третий элементы ИЛИ соответственно, выходы первого и второго триггеров через первый и второй эл@у{енты И подключены

к входам четвертого элемента ИЛИ, при этом первый вход первого элемента ИЛИ объединен с входом первого триггера и BTOpbiM входом третьего элемента ИЛИ, а второй вход первого элемента ИЛИ объединен с входом второго триггера и с , вторым входом второго элемента ИЛИ.причем вторые входы первого и второго триггеров  вл ютс  вкодамн синхроимпульсов.

Изобретение относитс  к технике св зи и может использоватьс  в устройствах помехоустойчивого ;кодировани  при передаче дискретной информации. Известен пороговый детектор сверточного кода, содержащий декоммутируюший блок, кодер, анализатор синдрома, пороговый блок и корректор ошибок С l3« Однако известный декодер не обеспЪчи вает декодировани  без предварительной синхронизации кода. Наиболее близким по технической с ности к предлагаемому  вл етс  устройство декодировани  линейных сверточных кодов, содержвшее последовательно соединенные регистр сдвига, вычислитель синдрома, первый сумматор по моду лю два, регистр неравнозначности, noporo вый блок и второй сумматор по модулю два, к второму входу которого подключен соответствующий выход регистра сдвига Г 2. Недостатком известного устройства :  вл етс  необходимость предварительной синхронизации декодируемого кода со скоростью 1/2. Цель изобретени  - обеспечение декодировани  HHJiopivianmi без предварительной синхронизации кода со скоростью 1/2 Поставленна  цель достигаетс  тем.что в пороговый декодер сверточного кода, содержащий последовательно соединенные регистр сдвига, вычислитель синдрома, первый сумматор по модулю два, регистр неравнозначности, пороговый блок и второй сумматор по модулю два, к второму входу которого подключен соответствующий вход регистра сдвига, введе ны декоммутирующий блок, два пороговых счетчика и последовательно соединен ные решающий блок и элемент И, к второму входу которого подключен выход второго .cyiviMaTopa по модулю два, при этом первый и второй выходы цекоммутирующего блока подключшы к входам соответствующих пороговых счетчиков,выходы которых подключенык входам решающего блока, причем вход регистра сдвига подключен к второму входу первого сумматора По модулю два, выход которого подключен к входу декоммутирующего блока. Кроме того, решающий блок содержит первый элемент ИЛИ, вь од которого черезсчетчик качества фазировани  подклю чен к R - входам первого и второго три1 геров через второй и третий элементы ИЛИ соответственно, выходы первого и второго триггеров через первый и второй элементы И подключены к входам четвертого элемента ;этом первый вход Первого элемента ИЛИ объединен с входом первого тртггера и вторым входом третьего элемента ИЛИ,, а второй вход первого элемента ИЛИ объединен с входом второго триггера и вторым входом второго элемента ИЛИ, причем вторые входы первого и второго триггеров  вл ютс  входами синхроимпульсов. На фиг. 1 представлена структурна  схема порогчэвогчэ декодера сверточного кода на фнг. 2 - структурна  схема решаюшего блока; на фиг, 3 - структурна  схема порог-ового счетчика. Пороговый декодер сверточного кода содержит ре гистр 1 сдвига, вычислитель 2 синдрома,, первый сумматор 3 по моду-, лю; два, регистр 4 неравнозначности, пороговый блок 5, второй сумматор 6 по модулю два, декоммутируюший блок 7, пороговые счетчики 8 и 9, решающий блок 10, элемент И 11. Решающий блок 1О содержит первый элемент ИЛИ 12, счетчик 13 качества фазировани , второй и третий элементы ИЛИ 14 и 15, триггеры 16 и 17, элементы И 18 и 19, четвертый элемент ИЛИ 20. Пороговые счетчики 8 и 9 содержат элемент 21 запрета, элемент И 22, счетчик 23, Регистр 1 сдвига совместно с вычислителем 2 синдромов представл ет собой кодирующее устройство, преобразующее принимаемую последовательность символов в соответствии с образующим много членом свертрчного кода. Отличительной особенностью этого устройства  вл етс  то, что оно вьтолнено методом перемежени  2-и степени, что определ ет r2.(vn + 1)-l3разр дов регистра 1 сдвига, где VM - максимальна  степень членов образующего многочлена. Коди тющее устройство позвол ет одн временно сформировать синдрсэм дл  четных и нечетных символов принимаемой последовательности до ее разделени  на инфо{и«{а11ионную и проверочную части. На сумматоре 3 по модулю 2 происходит (сложение синдрома четных символов с ,не«ютшыми символами последовательности и, наоборот, - синдрома нечетных символов с четными символами. В ре .зультате формируютс  сигналы неравнозначности , которые записываютс  в регистр 4 неравнозначности и одновремен «поступают на деком мутирующий блок 7, Пороговый блок 5 на основании сигна лов неравнозначности и установленного порога корректирует информационные сим волы на сумматоре 6 по модулю два. Декомму тирующий блок 7 раздел ет сигналы неравнозначности четных и не четных символов на две подпоследовател ности. Пороговые счетчики 8 и 9 подсч тываютсигналынеравнозначности на задан ном временном интервале и сравнивают полученные результаты с noporoBbiNi значением. Рещакадий блок 1О ло резул татам сравнени  пороговьсс счетчиков 8 и 9 определ ет, какие символы принимаемой последовательности  вл ютс  информационными - четные или нечетные на элементе И 11 происходит выделение откорректированных информационных сим волов по сигналам управлени  из решаю щего блока 10. Пороговый декодер работает следующим образом. На вход устройства поступает последовательность символов, из которых нечетные (1-й крат)  вл ютс  информацио ными, а четные (2-й крат) представл ю собой сумму по модулю два проверочных символов и единичных символов. Назовем эту подпоследовательность модифицированной проверочной частью принимаемой последовательности символа. Информаци  вводит- с  в регистр I сдвига и поступает на вход первого сумматора 3 по модулю два. Из соответствующих параллельных выходов регистра 1 сдвига сигналы поступают на входы вычислител  2 синдромов, который на 2-м крате формирует синдром информационных символов, а на 1-м крате - синдром модиф1щированной проверочной части . В результате на первом сумматоре 3 по модулю два происходит сложетге следующих подпоследовательностей. На 2-м крате суммируютс  по модулю два символа синдрома информационной части с символами модифицированной проверочной части. При отсутствии ошибок в канале св зи эти поопоследоватольности  вл ютс  инверсией одна относительно другой. Поэтому сигналы неравнозначности будут иметь место дл  каждой пары суммируемых символов. На 1-м крате суммируютс  символы . синдрома модифицированной проверочной части с символами 1гаформационной части принимаемой последовательности. Число сигналов неравнозначности в этом случае всегда будет меньще , чем на 2-м крате. Сигналы неравнозначности 1-го и 2-го кратов записываютс  в регистр 4 неравнозначности и поступают на декоммутирующий блок 7, который сигналы неравно- значности 1-го крата направл ют в пороговый счетчик 8, а сигналы неравнозначности 2-го крата - в пороговый счетчик 9. В пороговом счетчике 8 (9) с1Пнал неранозначности поступает на запрещающий вход элемента 21 запрета и проходит через элемент И 22, так как на другой вход элемента И 22 поступает синхроимпульс С1 (2) соответствук цего крата (дл  счетчика 8-1-й крат, дл  счетчика 9- 2-й крат). С выхода элемента И 22 сигнал неравнозначности поступает на счетный вход () счетчика 23, который подсчитывает подр д следующие сигналы неравнозначности. Если на очередном такте сигна ; неравнозначности отсутствует , то cnHxpoiiNinynbc СI (2) проходит через элемент 21 запрета на установочный нулевой (R ) вход счетчика 21, устанав ,лива  его-в исходное (нулевое) состо ние . Емкость счетчика 23 выб1фаетс  равной тГ . Это значит, что если поступит подр д ( сигналов неравноЭйачнсч::ти , то на выходе соответствующего порогового счетчика 8( 9) по витс  си вал перенсже. Дл  .рассматриваемого примера при отсутствии ошибок в канале св зи (Y подр д следующих сигналов неравно 1вчности поступит на пороговый счетчик 9 и сигнал с его выхода пройдет JB решающий блок Ю (вход 2, фиг. 2), Этот сигнал, пройд  первый элемент ИЛИ 12, устаиовит счетчик 13 качества фазировани  в жзходное (нулевое) состо ние; установит второй триггер 17 в единичное состо ние; пройд  второй элемент ИЛИ 14, установит первый триггер 16 в нулевое состо ние. Второй триггер 17 о кроет второй И 19 и синхроимпульсы С2 2-го крата через второй элемент И 19 и четвертый элемент ИЛИ 2О поступает с выхода решаклцёго блока Ю на вход элемедта ИИ, обеспечива  выделение информационных символов из принимаемой последовательности. Счетчик 13 качества фазировани  отсчитывает мерный интервал за счет подачи синхроимпульсов на его счетный вход. Каждое подтверждение правильного фазировани  (сигналы на входах I или 2 решающего блока 10) устанавливает сче чик 13 качества фазировани  в исходное состо ние, и отсчет возобновл етс . Если мерный интервал между подтверждени ми правильного .фазировани  превысит допустимое значение, определ емое емкостью счетчика 13 качества фазировани , то сигнал переноса с выхода счетчика 13 качества фазировани  через второй и третий элементы ИЛИ 14 и 15 установит триггеры 16-и 17 в1 нулевое состо ние. В результате прекратитс  выдача синхроимпульсов с выхода решак цето блока Ю, определ   поте{ж) циклового фазировани  и прекращение приема информационных символов . Если информационные символы принимаютс  по 2-му крату, то соответственно первым срабатывает пороговый счетчик 8 и сигнал с его выхода поступит на вход 1 решакйдего блока Ю (фиг. 2). В резуль тате в единичное состо ние установитс  первый триггер 16 (в нулевое - второй триггер 19), откроетс  элемент И 18 и синхроимпульсы С 2 1-го крата поступ т через ч(гтвертый элемент ИЛИ 20 на выход решающего блока Ю, выдел   информационные символы из принимаемой последовательности на элементе ИИ. Таким образом, в предлагаемом устройстве совмещаютс  функции фазировани  кода и декодировани , причем выделение информационных символов осуществл -етс  на последнем этапе обработки.

Claims (2)

1. ПОРОГОВЫЙ ДЕКОДЕР СВЕРТОЧНОГО КОДА, содержащий после-

-довательно соединенные регистр сдвига, вычислитель синдрома, первый сумматор по модулю два, регистр неравнозначности, пороговый блок и второй сумматор по модулю два, к второму входу которого подключен соответствующий выход регистра . сдвига, отличающийся тем, что, с целью декодирования информации без предварительной синхронизации кода со скоростью 1/2, в него введены цеком, мутирующий блок, два пороговых счетчика и последовательно соединенные решающий блок и элемент И, к второму входу которого подключен выход второго сумматора по модулю два, при этом первый и второй выходы цекоммутируклцего блока подключены к входам соответствующих пороговых счетчиков, выходы которых подключены к входам решающего блока, причем вход регистра сдвига подключен к второму входу первого сумматора по модулю два, выход которого подключен к входу цекоммутирующего блока.

SU, 1046958

2. Декодер по π. I, отличающий с я тем, что решающий блок содержит первый элемент ИЛИ, выход которого через счетчик качества фазирования подключен к R -входам первого и второго триггеров через второй и третий элементы ИЛИ соответственно, выходы первого и второго триггеров через первый и второй элементы И подключены к входам четвертого элемента ИЛИ, при этом первый вход первого элемента ИЛИ объединен с входом первого триггера и вторым входом третьего элемента ИЛИ, а второй вход первого элемента ИЛИ объединен с входом второго триггера и с вторым входом второго элемента ИЛИ.при— чем вторые входы первого и второго триггеров являются входами синхроимпульсов.

1 ___