Изобретение относитс к вычислительной технике и может быть использовано в устройствах дл проверки и контрол блоков доменной пам ти цифровых вычислительных машин. Известно устройство дл проверки блоков пам ти с произвольной одновре менной выборкой переменного массива слов, содержащее шифратор, модули пам ти, регистры.номера модул пам ти , выходной коммутатор, блок сборки и регистр номера позиции. Данное устройство имеет малое количество оборудовани и хорошие технические характеристики, так как позвол ет записывать номера модулей пам ти, отмечать регистры номера позиций и -о.существл ть одновременную произвольную выборку переменных массивов слов Ц. Однако при проверке модулей пам ти в указанном устройстве нельз осу ществить переход от одной позиции к другой с остановом в каждой позиции. Кроме того, невозможно осуществление переменной диаграммы с выбором оптимального положени импульсов управле ни на всем временном интервале. Все это значительно снижает надежность проверки и контрол -блоков пагл ти. Наиболее близким к предлагаемому вл етс устройство дл контрол бло ков пам ти, содержа 1ее счетчик позиций (регистр тактов ), счетчик строк (регистр страниц ), регистр, преобразователь кодов, элементы И-НЕ и элемент НЕ, св занные с задающим генератором (генератор тактовых импульсов с делителем ) 21. Известное устройство достаточно просто дл технического воплощени , однако в нем не предусмотрена возмож ность позиционной потактовой )и построчной (постраничной )проверки и контрол блоков пам ти, а также возможность создани гибкой временной диаграммы с выдачей импульсов управлени при достижении определенной по зиции (такта ) и определенной строки (страницы). Все это ухудшает быстродействие контрол и проверки блоков пам ти, а также уменьшает возможное:ти устройства управлени (блока выборки адресов запоминающего устройства ), в результате чего снижаетс надежность проверки и контрол блоко пам ти. Цель изобретени - повышение быст родействи и надежности устройства дл контрол блоков доменной пам ти. Поставленна цель достигаетс тем что устройство дл контрол блоков доменной пам ти, содержащее генерато тактовых импульсов, подключенный к входу делител частоты, первый выход которого вл етс выходом устройства регистр тактов, входы которого соеди нены с кодовыми шинами тактов, рег-истр страниц, входы которого соединены с кодовыми шинами страниц, содержит генератор одиночного такта, вход которого соединен с вторым выходом делител частоты, счетчик тактов , блок сравнени тактов, первый вход которого подключен к первому выходу счетчика тактов, а второй вход - к выходу регистра тактов,триггеры генерации, ввода, вывода, аннигил ции-репликации , первые входы которых соединены с кодовыми шинами Генераци , Вход, Вывод, Аннигил ци -репликаци , а вторые - соответственно с вторым,, третьим, четвертым и п тым выходами счетчика тактов, генератор одиночной страницы, вход которого св зан с шестым выходдом счетчика тактов, счетчик страниц, блок сравнени страниц, первый вход которого соединен со счетчиком страниц , а второй вход - с выходом регистра страниц, два элемента И, два элемента ИЛИ, группу элементов И и группу элементов ИЛИ, причем первые входды элементов И группы соединены с выходами триггеров генерации, ввода, вывода, аннигил ции-репликации, вторые входы - с выходами блока сравнени страниц, третьи входы - с выходами блока сравнени тактов, а выходы вл ютс выходами устройства, первые входы элементов ИЛИ группы подключены к кодовой, шине Установка О, вторые входы - к седьмому, восьмому, дев тому и дес тому выходам счетчика тактов, а выходы - к третьим входам триггеров генерации, ввода, вывода, аннигил ции-репликации, первый вход первого элемента И- соединен с входом генератора одиночного такта и вторым выходом делител частоты, второй вход - с первым выходом генератора одиночного такта, а выход - с первым входом первого элемента ИЛИ, второй вход которого св зан с вторьЛм выходом генератора одиночного такта, а выход - с входом счетчика тактов и вторым входом блока сравнени страниц, первый вход второго элемента И подключен к первому выходу генератора одиночной страницы, второй вход - к входу генератора одиночной страницы и шестому выходу счетчика тактов, а выход - к первому входу второго элемента ИЛИ, второй вход которого соединен с вторым выходом генератора одиночной страницы, а выход - с входом счетчика страниц. На чертеже изображена блок-схема предлагаемого устройства дл контрол блоков доменной пам ти. Устройство содержит генератор 1 тактовых импульсов, соединенный с входом делител 2 частоты, первый выход которого подключен к первому входу доменной пам ти 3, регистр 4 тактов , входы которого св заны с шинами тактов, регистр 5 страниц, входы которого соединены с кодовыми шинами страниц, генератор 6 одиночного такта , счетчик 7 тактов, блок 8 сравнени тактов, триггер 9 генерации, триггер 10 ввода, триггер 11 вывода, триггер 12 аннигил ции-репликации, генератор 13 одиночной страницы, счетчик 14 страниц, блок 15 сравнени , первый 16 и второй 17 элемен- г ты И, первый 18 и второй 19 элементы ИЛИ, группу элементов. И 20 и груп пу элементов. ИЛИ 21. Устройство дл контрол блоков доменной пам ти может работать в однот актовом, многотактовом, одностраничном и многостраничном режимах. В однотактовом режиме генератор 1тактовых импульсов черед делитель 2частоты запускает в доменной пам ти 3 формирователи вращающегос пол и одновременно генератор б одиночного такта..При этом генератор одиночного такта запрещает прохождение так товых импульсов от делител 2 часто ты через первый элемент И 16, а сам вырабатывает одиночньГй импульс,который через элемент ИЛИ 18 увели- чйвает содержимое счетчика 7 тактов на единицу. В этом режиме удобно последовательно осуществл ть проверку регистров вво.да, вывода и хранени доменной пам ти в одном из рабочих режимов генерации,.ввода, вывода, ре пликации и аннигил ции, а также осуществл ть проверку и наладку всех блоков и узлов устройства дл контро л блоков доменной пам ти. В многотактЪвом режиме генератор 1 через делитель 2 частоты запускает в доменной пам ти 3 формирователи вращающегос пол , а также через пер вый элемент И 16 ( при разрешающем по тенциале с генератора 6 одиночного такт а ) и первый, элемент ИЛИ 18 - сче чик 7 тактов, который начинает подсч тывать количество тактов. Перед нача лом работы регистр 4 тактов устанавливаетс по кодовым шинам в положение , начина с которого должна работать доменна пам ть 3. На блоке 8 . сравнени тактов происходит сравнени содержимого счетчика ,7 тактов и регистра 4 тактов. Вне зависимости от содержимого регистра 4 тактов и счет чика 7 тактов устанавливаютс в поло жение 1 триггер 9 генерации, триггер 10 ввода, триггер 11 вывода и триггер 12 аннигил ции-репликации, которые перед началом работы устанав ливаютс в положение .О сигналом Установка О. Однако вышеперечисленные триггеры устанавливаютс в по ложение 1 только при наличии разре шающего сигнала с соответствук цей кодовой шины Генераци , Ввод, Вывод и Аннигил ци -репликаци . Таким образом, осуществл етс вывод ,в рабочий режим генерации или ввода, или вывода, или аннигил ции-репликации , или в совмещенные режимы работы. После выработки определенного количества тактов, определ емого счетчиком 7 тактод, триггеры генерещии 9, ввода 10, вывода 11. и аннигил ции-ре-, пликации 12 устанавливаютс раздельно в положение О через группу элементов ИЛИ 21. Так формируетс гибка временна диаграмма работы доменной пам ти 3, причем такты начала и конца работы триггеров генерации 9, ввода 10, вывода 11 и аннигил ции-репликации 12 можно начать с любого и кончать любым тактом. Однако в до .менной пам ти 3 формирователи генерации , ввода,вывода и репликациианнигил ции будут запускатьс только начина с такта, определенного кодом, поданным на регистр 4 тактов с кодовых шин.тактов. При равенстве содержимого счетчика 7 тактов и регистра 4 тактов блок 8 сравнени тактов выдает разрешающий потенциал на группу элемент И 20, на которую должен быть подан также разрешающий потенциал с блока 15 сравнени страниц . Блок 15 сравнени страниц запускает группу элементов И 20 только при равенстве кодов на счетчике 14 страниц и регистре 5 страниц, на который поступает код выбранной страницы с кодовых шин страниц. Таким образом, доменна пам ть 3 .работает в одном из режимов генерации , ввода, вывода, аннигил ции-репликации (или в нескольких совмещенных режимах) только начина с некоторой страницы, а в этой странице начина с определенного такта. Этим достигаетс произвольна проверка и контроль доменной пам ти 3 по любому адресу и по любому разр ду слова этого адреса. Многотактовый режим может быть одностраничным и многостраничным. При работе в одностраничном режиме функционирует генератор 13 одиночной страницы, который выдает одиночный импульс через второй элемент ИЛИ 19, после подсчета счетчиком 7 тактов определенного количества тактов, определ емого количеством позиций в регистрах хранени в доменной пам ти 3. Содержимое счетчика 14 страниц поСле подачи импульса с генератора 13 одиночной страницы увеличиваетс на 1. Более одного импульса через второй элемент ИЛИ 19 на счетчик 14 страниц не проходит, так как второй элемент И 17 закрыт запрещающем потенциалом с генератора 13 одиночной страницы. При работе в многостраничном режиме второй элемент И 17 открыт разрешающим потенциалам и импульсы со счетчика 7 тактов после подачи определенного количества импульсов (также определ емого количеством позиций в регистрах хранени доменной пам ти )The invention relates to computing and can be used in devices for checking and controlling blocks of domain memory of digital computers. A device for testing memory blocks with an arbitrary simultaneous sampling of a variable word array is known, comprising an encoder, memory modules, memory module number registers, an output switch, an assembly unit, and a position number register. This device has a small amount of equipment and good technical characteristics, since it allows you to write down the numbers of memory modules, mark registers of position numbers and -o.to carry out a simultaneous random selection of variable arrays of words C. However, when checking memory modules in the specified device, Realize the transition from one position to another with a stop at each position. In addition, it is impossible to implement a variable diagram with the choice of the optimal position of the pulses of control over the entire time interval. All this greatly reduces the reliability of the check and control blocks. Closest to the present invention is a device for monitoring memory blocks, containing 1 position counter (clock register), row counter (page register), register, code converter, AND-NOT elements and NOT element associated with a master oscillator ( clock pulses with a divider) 21. The known device is simple enough for technical implementation, however, it does not provide for the possibility of positional, pact-based) and line-by-line (page-by-page) checking and control of memory blocks, as well as the possibility of creating a flexible This diagram with the issuance of control pulses when a certain position (measure) and a certain line (page) is reached. All this impairs the performance of monitoring and checking memory blocks, and also reduces the possible: control device (memory address selection block), as a result of which the reliability of checking and control of the memory block is reduced. The purpose of the invention is to increase the speed and reliability of the device for monitoring blocks of domain memory. The goal is achieved by the fact that a device for controlling domain memory blocks, containing a generator of clock pulses, connected to the input of a frequency divider, the first output of which is a device output is a clock register, the inputs of which are connected to the clock code buses, reg-sources of pages, which inputs connected to the code page bus; it contains a single clock generator, the input of which is connected to the second output of a frequency divider, a clock counter, a clock comparison unit, the first input of which is connected to the first output of the clock clock tick, and the second input - to the output of the register of ticks, triggers of generation, input, output, annihilation-replication, the first inputs of which are connected to the code lines Generation, Input, Output, Annigil cite-replication, and the second - respectively the second, the third, fourth and fifth outputs of the clock counter, a single page generator, the input of which is connected to the sixth output of the cycle counter, a page counter, a page comparison unit, the first input of which is connected to the page counter, and the second input - the output of the page register, two elements And two uh The OR element, the group of elements AND and the group of elements OR, the first inputs of the elements AND group are connected to the outputs of the generation, input, output, annihilation-replication triggers, the second inputs - with the outputs of the page comparison block, the third inputs - with the outputs of the clock comparison block, and the outputs are the device outputs, the first inputs of the elements of the OR group are connected to the code bus, the O setting, the second inputs to the seventh, eighth, ninth and tenth outputs of the clock counter, and the outputs to the third inputs of the generation, input, output, annigil c i-replication, the first input of the first element I- is connected to the input of the generator of a single cycle and the second output of the frequency divider, the second input is connected to the first output of the generator of a single cycle, and the output is connected to the first input of the first OR element, the second input of which is connected to the second output generator of a single cycle, and the output - with the input of the clock counter and the second input of the page comparison block, the first input of the second element AND is connected to the first output of the single page generator, the second input - to the input of the single page generator and the sixth output Meters withstand cycles, and the output - to the first input of the second OR gate, a second input coupled to a second output of a single page generator, and an output - to an input of the page counter. The drawing shows a block diagram of the proposed device for monitoring blocks of domain memory. The device comprises a clock pulse generator 1, connected to the input of a frequency divider 2, the first output of which is connected to the first input of the domain memory 3, a 4 clock register whose inputs are connected to clock buses, a 5 page register which inputs are connected to code page buses, single clock generator 6, 7 clock counter, clock comparison 8, generation trigger 9, input trigger 10, output trigger 11, annihilation replication trigger 12, single page generator 13, 14 pages counter, 15 comparison block, first 16 and second 17 items s AND, the first 18 and second 19 elements OR, a group of elements. And 20 and group of elements. OR 21. A device for controlling blocks of domain memory can operate in one-act, multi-cycle, single-page and multi-page modes. In the one-cycle mode, the generator of 1-stroke pulses turns the 2-frequency divider into the domain memory 3 shapers of a rotating floor and at the same time a generator of a single cycle. At the same time, the generator of a single cycle prohibits the passage of so-called pulses from the divider 2 often through the first element I 16, and itself produces a single pulse, which through the element OR 18 increases the content of the counter of 7 cycles per unit. In this mode, it is convenient to sequentially check the registers of input, output, and storage of the domain memory in one of the operating modes of generation, input, output, replication, and annihilation, as well as check and adjust all blocks and nodes of the device for control of blocks of domain memory. In the multi-cycle mode, generator 1, through frequency divider 2, launches 3 rotary field drivers in the domain memory, and also through the first AND 16 element (with a resolving potential from the 6th generator of a single cycle a) and the first, OR 18 element - counter 7 clock cycles which begins to count the number of cycles. Before starting work, the 4 clock register is set by code buses to the position from which the domain memory 3 should work. At block 8. Comparison of clocks occurs comparing the contents of the counter, 7 clocks and register 4 clocks. Regardless of the register contents, 4 clock cycles and a 7 clock counter are set to 1 generation trigger 9, input trigger 10, output trigger 11, and annihilation replication trigger 12, which are set to .On the O setting signal. However, the above-mentioned triggers are set to position 1 only if there is a permitting signal with the corresponding Generation, Input, Output, and Annigil cyan replication code bus. Thus, output is made to the operating mode of generating either input, or output, or annihilating-replication, or to combined modes of operation. After generating a certain number of ticks defined by the counter 7 tact, the triggers of the generator 9, input 10, output 11 and annihilation-replication 12 are set separately to the O position through a group of elements OR 21. Thus, a flexible time diagram of the operation of the domain memory is formed. 3, with the start and end cycles of generation 9, input 10, output 11, and annihilation replication 12, you can start with any and end with any cycle. However, in the pre-memory 3, the generators for generation, input, output, and replication of the annihilation will be started only starting from the clock specified by the code applied to the 4 clock register with the code buses. In case of equal content of the counter of 7 clocks and the register of 4 clocks, the block of 8 comparison of clocks gives the resolving potential to the group element AND 20, to which the resolving potential from the block of 15 pages should also be applied. The page comparison unit 15 starts the group of elements AND 20 only if the codes on the counter are 14 pages and the 5 pages register, which receives the code for the selected page from the code pages. Thus, domain memory 3. Works in one of the modes of generation, input, output, annihilation-replication (or in several combined modes) only beginning from a certain page, and in this page starting from a certain beat. This achieves an arbitrary check and control of the domain memory 3 at any address and at any point in the word of this address. Multi-cycle mode can be single-page and multi-page. When operating in a single-page mode, a single-page generator 13 functions, which generates a single pulse through the second element OR 19, after the counter counts 7 cycles of a certain number of cycles determined by the number of positions in the registers of storage in the domain memory 3. The content of the counter is 14 pages after the pulse from the generator 13 of a single page is increased by 1. More than one pulse through the second element OR 19 to the counter 14 pages does not pass, since the second element And 17 is closed by the inhibitory potential from the generator ora 13 single page. When operating in multipage mode, the second element AND 17 is open to the resolving potentials and pulses from the counter of 7 cycles after the supply of a certain number of pulses (also determined by the number of positions in the registers of the domain memory)
проход т на счётчик 14 страниц, увеличив г его содержимое. При равенстве кодов счетчика 14 страниц и регистра 5 страниц блок 15 сравнени 14 pages pass on the counter, increasing its content. With equal counter codes of 14 pages and a register of 5 pages, block 15 comparisons
страниц выдает разрешающий потенциал на группу элементов И, разреша работу доменной пам ти в раздельном или совмещенном режимах генерации, ввода, вывода, аннигил ции-репликации.pages gives the resolving potential to the group of elements And, allowing the operation of the domain memory in separate or combined modes of generation, input, output, annihilation replication.
Таким образом, предлагае юе устройство дл контрол блоков доменной пам ти позвол ет, провер ть, конт золировать и исследовать доменную пам ть вплоть до каждой позиции регистров хранени , ввода и вывода 5в различных режимах с высоким быстродействием , а также организовывать гибкую временную.диаграмму, обеспечива наиболее надежную работу в укаданных режимах.Thus, the proposed device for monitoring domain memory blocks allows you to check, monitor and examine a domain memory up to each position of the storage registers, input and output 5 in various high-speed modes, as well as organize a flexible time diagram. providing the most reliable operation in ukadannyh modes.