SU1012261A1 - Устройство дл контрол двоичного кода на нечетность - Google Patents
Устройство дл контрол двоичного кода на нечетность Download PDFInfo
- Publication number
- SU1012261A1 SU1012261A1 SU813361830A SU3361830A SU1012261A1 SU 1012261 A1 SU1012261 A1 SU 1012261A1 SU 813361830 A SU813361830 A SU 813361830A SU 3361830 A SU3361830 A SU 3361830A SU 1012261 A1 SU1012261 A1 SU 1012261A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- shift
- shift register
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДВОИЧНОГО КОДА НА: НЕЧЕТНОСТЬ,, содержащее регистр сдвига, триггер, первый и второй элементы И, причем первый вход первого элемента. И вл етс входом тактовых импульсов устройства, ааход первого элемента И подключен к входу разрешени сдвига регистра сдвига, информационный вход которого вл етс информационным входом устройства , отличающеес тем, что, с целью повьпиени быстродействи устройства, в него введен первый, второй, третий, четвертый элементы ИЛИ, третий, четвертый и п тый эле.менты И, триггер фиксации сдвига, элемент задержки, первый и второй эле(енты НЕ, одновивратор. Неполный дешифратор, причем вход установки в нуль регистра сдвига подключен к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго-элемента ИЛИ и с выходом одновибратора, второй вход первого элемента ИЛИ соединен с первым входом второго элемен:та .И, входом первого элемента НЕ и вторым входом третьего элемента И, :первый вход оторого св зан с единичным выходом триггера фиксации сдвига, нулевой выход которого соединен с вторым входом второго эле- . мента И, выходы регистра сдвига подключены к входам неполного дешифратора , единичные выходьл регистра сдвига соединены с входами третьего) элемента ИЛИ соответственно, единичный выход младшего разр да регистра сдвига соединен с вторым входом второго элемента ИЛИ, выход «еполного дешифратора св зан с входом первого элемента НЕ, выход которого соединен с входом установки в единицу триггера фиксации сдвига, выход третьего элемента ИЛИ соединен с входом второго элемента НЕ:и с вто- § рым входом первого элемента И, тре- Л тий вход которого св зан с входом СЛ установки в единицу триггера фиксации J,. сдвига, выход второго элемента НЕ С через элемент задержки подключен к входам установки в нуль триггера, фик-2 сации сдвига соответственно, выход второго элемента ИЛИ соединен с входом установки в единицу триггера, единичный выход которого подключен к первому входу п того элемента И, .нулевой выход триггера соединен с первым входом четвертого элемента И, второй вход которого св эан с вторым входом п того элемента И и Bhjходом второго элемента НЕ, выход второго элемента И соединен с пер- . вым входом четвертого элемента ИЛИ, второй вход которого св зан с выходом п того элемента И, выход третьего ,элемента И соединен с входом одновибратора, выходы четвертого элемента И и четвертого элемента ИЛИ вл ютс выходами устройства.
Description
Устройство относитс к области вычислительной техники и может быть использовано дл проверки на нечетность tчетность цифровой информации принимаемой в параллельном коде.
Известно устройство дл контрол на -четность цифровой информации, содержащее регистр, элементы И и ИЛИС
Недостатком устройства вл етс низкое быстродействие.
Известно устройство дл контрол двоичного кода на четность, содержащее регистр сдвига, триггер, элемент ИЛИ, элемент И 2.
Недостатком данного устройства вл етс низкое быстродействие, определ емое количеством тактовых импульсов , необходимых, дл опроса раз р дов регистра, которые наход тс в единичном состо нии,
Наиболее близким к предложенному по технической сущности вл етс устройство дл контрол цифровой информации на четность, содержащее два элемента И, сдвигающий регистр и триггер .
Недостатком устройства вл етс сравнительно низкое быстродействие, определ емое положением старшего разр да кода, имеющего единичное значение/, т.е. врем формировани признака нечетности (четности) кода в завиоимости от кодового слова мен етс в пределах от Т до NT, где Т - период следовани тактовых импульсов , а N - разр дность кода.
Цель изобретени - повышение быстродействи устройства.
Поставленна цель достигаетс Тем, что в устройство дл контрол двоичного кода на нечетность, содер жащее регистр сдвига, триггер, первый и второй элементы И, причем первый вход первого элемента И вл етс входом тактовых импульсов устройств выход первого элемента И подключен к входу разрешени сдвига регистра сдвига, информационный вход которог вл етс и нформационным входом устройства , введены первый, второй, третий и четвертый элементы ИЛИ, третий, четвертый и п тый элементы И, триггер фиксации сдвига, элемент задержки, первый и второй элементы НЕ, одновибратор, неполный дешифра .тор, причем вход установки s нуль регистра -сдйига подключен к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго элементаИЛИ и с выходом одновибратрра , второй вход, первого элемента ИЛИ соединен с первым входом элемента И, входом первого элемента НЕ и вторым входог третьего элемента И, первый входукоторого св зан с единичным выходом триггера фиксации сдвига, нулевой выход которого соединен с вторым входом второго элемента И, выходы регистра сдвига подключены к входам неполного дешифратора, единичные выходы регнстра сдвига соединены с входами третьего элемента ИЛИ соответственно, единичный в&ход младшего разр да -регистра сдвига соединен с вторым входом второго элемента ИЛИ, выход неполного дешифратора св зан с входом первбго элемента НЕ, выход которого соединен с входом установки в единицу триггера фиксации сдвига, выход третьего элемента ИЛИ соединен с входом второго элемента НЕ и с вторым входом первого элемента И, третий вход которого св зан с входом установки в единицу триггера фиксаци сдвига, выход второго элемента НЕ через элемент задержки подключен к входам установки в нуль триггера и триггера фиксации сдвига соответственно , выход второго элемента ИЛИ соединен с входомустановки в единицу триггера, единичный выход которого , подключен к первому входу п того элемента И, нулевой выход триггера соединен с первым входом четвертого элемента И, второй вход которого св зан с вторым входом п того элемента И и выходом второго элемента НЕ, выход второго элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого св зан с выходом п того элемента И, выход третьего элемента И соединен с входом одновибратора, выходы четвертого элемента И и четвертого элемента ИЛИ вл ютс выходами устройства .
На чертеже изображена схема предлагаемого устройства.
Устройство дл контрол ДВОИЧНОГО
кода на нечетность содержит первый элемент ИЛИ 1, первый элемент И 2, регистр 3 сдвига, второй элемент ИЛИ 4, триггер 5, неполный дешифратор б, первый элемент НЕ 7 триггер 8 фиксации сдвига, второй элемент И 9, третий элемент И 10, одновибратор 11, третий элемент ИЛИ 12, второй элемент НЕ 13, элемент задержки ,14, четвертый и п тый элементы И 15 |И 16 соответственно, четвертый элемент ИЛИ 17, информационные входы устройства 18, вход тактовых импульсов 19, выхода устройства 20.
Выходы регистра 3сдвига соединены с входами неполного дешифратора 6, единичные выходы регистра 3 сдвига соединены с входами третьего элемента ИЛИ 12, выход третьего элемента ИЛИ 12 соединен с входом второjfo элемента НЕ 13 и вторым входом певого элемента И- 2, выход второго, элемента НЕ 13 соединен с входами установки в нуль триггера 5 и триггеi pa 8 фиксации сдвига через элемент ; задержки 14, выход неполного дешифратора 6 соединен с входом первого элемента НЕ 7, первым входом первого элемента ИЛИ 1, первым входом второго элемента И 9, первым входом ТЕ етьего элемента И 10, выход перво го элемента НЕ 7 соединен с входом установки в единицу триггера 8 фиксации сдви-га и третьим входом первого элемента И 2, единичный выход триггера 8 фиксаций сдвига соединен с вторым входом третьего элемента И 10, нулевой выход триггера 8 фиксации сдвига соеднней с вторым входом второтчэ элемента И 9, выход .Третьего элемента И 10 соединен через одновибратор 11 и второй вход первого элемента .ИЛИ 1 с входом устанойКи в нуль регистра сдвига 3/ первый: вход второго элемента ИЛИ 4 соёданен с выходом одновибратора 11 а второй вход - с единичным выходом Ашадаего разр да регистра, 3, выход второго эг емента ИЛИ 4 соединен со (счетным входом триггера 5, единичны выход которого соединен с первым входом п того элемента И 16. Первый вход четвертого элемента И 15 соеди йе;н с .нулевым выходом триггера 5. Вторые входы четвертого и п того элементов И 15 и 16 соединены с выхржрм второго элемента НЕ 13, Выход бтброго элемента и 9 соединен с пер . ВЕЛИ входом четвертого элемента ИЛИ 1 ;вто ройвход которого соединен с выходом п того элемента И 16, выход чет вертого элемента И 15 и выход Четвер того элемента ИЛИ 17 соединены с выходами устройства 20. . Устройство, работает следующим .образом. в исходном состо нии регистр 3 сдвига,, триггер 5 и триггер 8 фиксации сдвига наход тс в нулевом состо нии. Параллельный.код,призна нечетности ( ®тности) которого неовходимо определить, подаетс на входы 18 устройства. Если в коде м .етс хот бы одна единица, .на выходе третьего элемента ИЛИ 12 по вл етс сигнал, который, поступай на один из входов перового элемента И 2 подгот авливает к прохождению чере з него тактовых импульсов с входа 19. :Если В каком-либо разр де регистра имеетс , всего одна единица, на вых«эде непол.ного дешифратора 6 по вл , етс сигнал, который через первый :элемент НЕ 7 «ёапрещает прохождение тактовых импульсов с. входа 19--дл сдвига информации в регистре 3 (на входе первого элемента И 2, соеди енном с выходом первого элемента НЕ 7, имеетс нулевой .сигнал). . Неполный.дешифратор 6 реализует логическую функцию вида .,,.,..Хц ,ifaV-V-., Сх, 1 - е. - единичное значение.: где X. -го разр да; (х О - н: нулевое значение i-ro разр да/ N - количество разр дов кода. При наличии единственной единицы в коде сигнал с выхода tfencMiHoro дешифратора 6 поступает на первый вход второго элемента И 9, на второй вход которого поступает сигнал с. нулевого выхода триггера 8 фиксации сдвига. Сигнал о наличии единицы в коде ( признак нечетности) поступает через четвертый элемента ИЛИ 17 на выход устройства 20. Одновременно с формированием признака нечетности кода сигнал с выходанеполного дешифратора 6 через первый элемент ИЛИ 1 поступает на вход установки в нуль регистра 3 сдвига. Если регистре 3 сдвига содержит большечем одну единицу,йа выходе неполного дешифратора 6 - сигнал (логический нуль), который через первый элемент НЕ 7 устанавливает триггер 8 фиксации Сдвига в единичное состо ние и разрешает- прохождение тактовых Импульсов со входа 19 на вход сдвига регистра 3. Код, записанный в регистре 3 сдвига, начинает сдвигатьс . В результате сдвига кода на единичном выходе млалиего разр да регистра 3 сд.вига по вл ютс сигналы, количество которых определ етс контролируемым кодом, т.е. количеством единиц в коде. Эти сигналы через второй элемент ИЛИ 4. поступают на .счетный вход триггера.5 1 по мере съема единиц млсщшего разр да 3 переключают триггер 5. Регистр 3 сдвига осуществл ет сдвиг . кода до по влени последней единицы в коде. При по влении последней единицы в сдвигаемом коде на выходе неполного дешифратора 6 по вл етс сигнал, который с выхода первого элемента НЕ 7 на вход первого элемейта И 2 запрещает прохождейие ;тактовых импульсов с входа 19 на сИнхро-, вход регистра 3.. Сигнал с выхода неполного дешифратора 6 поступает на первый вход третьего элемента И, 10 и через одновибратор 11 и второй элемент ИЛИ 4 - на счетный вход: триггера 5. Тем самым без осуществлени .сдвига последней единицы в коде ,она учитываетс путем переброса . триггера 5. Одновременно с этим сиаг нал наличи последней единицы с выхода одновибратора через первый элемент ИЛИ 1 поступает на вход ус гановки в нуль регистра 3 сдвига. Нулевой код регистра 3 сдвига формирует на выходе третьего элемента ИЛИ 12 сигнал, который через второй элемент НЕ 13 разрешает провести опрос через четвертый и п тый элементы .И 15 и -16 соответственно состойни триггера 5. После ркончани процесса сдвига информации состо ние триггера 5 указывает, какое количест во сигналов (нечетное или четное) поступило нашего вход, т.е. по его состо нию можно определить признак нечетности или четности контролируе .мого кода. По обнулению регистра 3 сдвига разрешающий сигналС выхода второго элемента НЕ 13 разрешает выдачу на выход устройства 20 информации о нечетности .четности кода и с задержкой (через элемент задержки ±4) обнул ет триггер 8 фиксации сдви та и триггер 5. Таким образом, устройство готово к приему нового кода . дл определени признака его нечетности (четности j и работа устройств повтор етс аналогично описанному. Эффективность предложенного устро ства fno критерию быстродействи ) оцениваетс следующим образом. Например, при восьмиразр дном коде типа С 01000101 в известном (З) устройстве дл определени признака нечетности (четности) кода необходи ,мо подать F 7 тактовых импульсов (единица старшего разр да .коДа./находитс в седьмом разр де. Тогда быстродействие В предложенном устройстве необходимо подать F- 4 тактовых.импульса , так как после трех импульсов в коде остаетс единственна единица, котора без сдвига кода определ етс неполным дешифраторов и через третий элемент И, одновибратор и второй элемент ИЛИ учитываетс на триггере. Пусть врем переключени указанных элементов примерно равно периоду следовани тактовых импульсов. В этом случае быстродействие Относительна эффективность предложенного устройства (по критерию быстродействи дл рассматриваемого примера определ етс как Вг - в-( 43 %. ..---. Таким образом, определение единственной единицы в коде независимо от ее положени позвол ет повысить быстродействие устройства дл асонтрол двоичного кода на нечетность по определению признака нечетности (четности кода.
Claims (1)
- . УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДВОИЧНОГО КОДА НА НЕЧЕТНОСТЬ, содержащее регистр сдвига, триггер, первый и второй элементы И, причем первый вход первого элемента. И является входом тактовых импульсов устройства, 4 вйход первого элемента И подключен к входу разрешения сдвига регистра сдвига, информационный вход которого является информационным входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены первый, второй, третий, четвертый элементы ИДИ, третий, четвертый и пятый элементы И, триггер фиксации сдвига, элемент задержки, первый и второй элементы НЕ, одновибратор, неполный дешифратор, причем вход установки в нуль регистра сдвига подключен к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго-элемента ИЛИ и с выходом одновибратора, второй вход первого элемента ИЛИ соединен с первым входом второго элемента. И, входом первого элемента НЕ и вторым входом третьего элемента И, · :первый вход которого связан с единичным выходом триггера фиксации сдвига, нулевой выход которого соединен с вторым входом второго элемента Й, выходы регистра сдвига подключены к входам неполного дешифратора, единичные выходы регистра сдвига соединены с входами третьего элемента ИЛИ соответственно, единичный выход младшего разряда регистра сдвига соединен с вторым входом* второго элемента ИЛИ, выход неполного дешифратора связан с входом первого элемента НЕ, выход которого соединен с входом установки в единицу триггера фиксации сдвига, выход третьего элемента ИЛИ соединен с входом второго элемента НЕ;и с вторым входом первого элемента И, третий вход которого связан с входом установки единицу триггера сдвига, выход второго элемента НЕ через элемент задержки подключен к входам установки в нуль триггера, фиксации сдвига соответственно, выход второго элемента ИЛИ соединен с входом установки в единицу триггера,’ единичный выход которого подключен к первому входу пятого элемента И, нулевой выход триггера соединен с первым входом четвертого элемента И, второй вход которого связан с вторым входом пятого элемента И и выходом второго элемента НЕ, выход второго элемента И соединен с пер- , вым входом четвертого элемента ИЛИ, второй вход которого связан с выходом пятого элемента И, выход третьего элемента И соединен с входом одновибратора, выходы четвертого элемента И и четвертого элемента ИЛИ являются выходами устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813361830A SU1012261A1 (ru) | 1981-12-09 | 1981-12-09 | Устройство дл контрол двоичного кода на нечетность |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813361830A SU1012261A1 (ru) | 1981-12-09 | 1981-12-09 | Устройство дл контрол двоичного кода на нечетность |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1012261A1 true SU1012261A1 (ru) | 1983-04-15 |
Family
ID=20985254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813361830A SU1012261A1 (ru) | 1981-12-09 | 1981-12-09 | Устройство дл контрол двоичного кода на нечетность |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1012261A1 (ru) |
-
1981
- 1981-12-09 SU SU813361830A patent/SU1012261A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельстдр CCGP 382090, кл. G 06 F 11/10, . 2. Авторское свидетельство СССР №746530, кл. G 06 F 11/10, 1978. . 3. Авторское свидетельство СССР I 530332, кл. G 06 F 11/10, 1974 .,{прототип) . j{54) * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1012261A1 (ru) | Устройство дл контрол двоичного кода на нечетность | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
SU1711181A1 (ru) | Цифровой коррел тор | |
SU1439747A1 (ru) | Устройство дл свертки кода числа по модулю | |
SU1474853A1 (ru) | Устройство преобразовани параллельного кода в последовательный | |
SU1310822A1 (ru) | Устройство дл определени старшего значащего разр да | |
SU1727200A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
SU1300417A1 (ru) | Устройство дл распределени сигналов с самоконтролем | |
SU1529444A1 (ru) | Двоичный счетчик | |
SU563732A1 (ru) | Устройство временной коммутации | |
SU834691A1 (ru) | Устройство дл ввода информации | |
SU1425636A1 (ru) | Устройство дл ввода информации | |
SU1714811A1 (ru) | Преобразователь двоичного кода во временной интервал | |
SU1259294A1 (ru) | Устройство дл вычислени отношени временных интервалов | |
SU1163334A1 (ru) | Устройство дл вычислени отношени временных интервалов | |
SU1608657A1 (ru) | Преобразователь код-веро тность | |
SU1443153A1 (ru) | Устройство дл выделени и вычитани импульсов из последовательности импульсов | |
SU1089597A2 (ru) | Формирователь сигналов синхронизации дл устройства считывани информации | |
SU1377843A1 (ru) | Генератор кодовых колец | |
SU949823A1 (ru) | Счетчик | |
SU1116426A1 (ru) | Устройство дл поиска чисел в заданном диапазоне | |
SU1188732A1 (ru) | Устройство дл выравнивани случайных потоков импульсов | |
SU1302267A1 (ru) | Устройство дл ввода информации | |
SU942001A1 (ru) | Устройство дл сортировки чисел | |
SU1487055A1 (ru) | Устройство для селекции информационных каналов, |