SU1007105A1 - Integro-differential computer - Google Patents

Integro-differential computer Download PDF

Info

Publication number
SU1007105A1
SU1007105A1 SU813282173A SU3282173A SU1007105A1 SU 1007105 A1 SU1007105 A1 SU 1007105A1 SU 813282173 A SU813282173 A SU 813282173A SU 3282173 A SU3282173 A SU 3282173A SU 1007105 A1 SU1007105 A1 SU 1007105A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
block
inputs
register
Prior art date
Application number
SU813282173A
Other languages
Russian (ru)
Inventor
Георгий Леонидович Баранов
Владимир Леонидович Баранов
Original Assignee
Институт Электродинамики Ан Усср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электродинамики Ан Усср filed Critical Институт Электродинамики Ан Усср
Priority to SU813282173A priority Critical patent/SU1007105A1/en
Application granted granted Critical
Publication of SU1007105A1 publication Critical patent/SU1007105A1/en

Links

Abstract

ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ, содержаюий регистр результата, первый и второй регистры коэффициентов, ретостр функции, блока знака/блок синхрсй изации, первый и второК сумматоры, три блока формировани  дополнительного кода, три элемента ИЛИ, Дес ть элементов И, элемент задержки и четыре триггера, причем установочные входы регистра результата подключены к первой группе установочных входов вычислител , выход регистра результата подключен к первому входу первого элемента И и через элемент задержки - к первому входу второго элемента И и ин- . формаиионному входу первого блока формировани  дополнительного кода, выход которого соединен с ивфсфмационным выходом вычислител  и первым входом третьего элемента И, выходы первого и второго элементов И подключены к первс лу и ъторому входам первого элемента ИЛИ соответственно, выход которого соединен с первым входом первого сумматора, выход которого соединен с входом последовательного ввода информации регистра результата и первым входом блока знака, первый выход которого подключен к управл ющему входу первого и второго блоков формировани  дополнительного кода, второй выход блока знака подключен к yipравп ющему входу третьего блока формировани  дополнительного кода, третий выход блока знака - к выходу знака вычислител , выходы второго и третьего блоков формировани  дополнительного кода подключены к первому и второму входу второго сумматора соответственно, выход которого соединен с вторым входом первого сумматора, второй вход.блока знака . соединен с входом знака начального значени  вычислител , первый выход блока синхронизации соединен с третьим входом блока знака, второй выход блока синхронизации соединен с входами установки в ноль первого, второго, третьего и четвертого триггеров, третий выход блока синхронизации соединен с входом установки в единицу первого триггера, пр мой выход этого TiMirrepa - с вторым входом первого элемента И, а инверсный - с вторым входом второго элемента И, четвертый выход блока син}фонизации соединен сл с входо. установки в единицу второго триггера, пр мей выход которого соединен с первым входом четвертого элемен та И и вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход второготриггера соединен с третьими входами первого и второго элементов И и первыми входами п того ti шестого элементов И, выход п того элемента И соединен с вторым входом второго элемента ИЛИ, второй вход четверINTEGRO-DIFFERENTIAL CALCULATOR, containing result register, first and second coefficient registers, function reter, sign block / sync block, first and second adders, three additional code generation units, three OR elements, Ten elements AND, delay element and four triggers , moreover, the installation inputs of the result register are connected to the first group of installation inputs of the calculator, the output of the result register is connected to the first input of the first element And, and through the delay element to the first input of the second And lementa and invariant. the initial input of the first block of formation of the additional code, the output of which is connected to the information output of the calculator and the first input of the third element AND, the outputs of the first and second elements AND are connected to the first and second inputs of the first OR element, the output of which is connected to the first input of the first adder, output which is connected to the input of the sequential input of the result register and the first input of the character block, the first output of which is connected to the control input of the first and second blocks After forming the additional code, the second output of the sign block is connected to the yip output of the third block of forming the additional code, the third output of the sign block is connected to the sign output of the calculator, the outputs of the second and third blocks of the additional code are connected to the first and second inputs of the second adder, respectively, the output of which connected to the second input of the first adder, the second input block of the mark. connected to the sign input of the initial value of the calculator, the first output of the synchronization block is connected to the third input of the sign block, the second output of the synchronization block is connected to the installation inputs to zero of the first, second, third and fourth triggers, the third output of the synchronization block is connected to the installation input to the unit of the first trigger , the direct output of this TiMirrepa is with the second input of the first element I, and the inverse one with the second input of the second element I, the fourth output of the synonization block is connected to the input. installation in the unit of the second trigger, the direct output of which is connected to the first input of the fourth element AND and the second input of the third element AND whose output is connected to the first input of the second element OR, the inverse output of the second trigger and the third inputs The fifth ti of the sixth elements is AND, the output of the fifth element is AND is connected to the second input of the second element OR, the second input is four

Description

того элемента И подключен к входу значений функции вычислител , выход этого элемента И подключен к первому входу третьего элемента ИЛИ, к второму входу которого подключен выход juecToro элемента И, выход третьего элемента ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого соединены с второй группой установочных входов вычислител , установочные входы первого регистра коэффициентов подключены к третьей группе установочных входов вычислител , выход этого регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен с информационным входом второго блока формировани  дополнительного кода, выхо второго элемента ИЛИ соединен с первым входом восьмого элемента И, установочные входы второго регистра коэффициентов Подключены к четвертой группе установочных входов вычислител ,- выход этого регистра соединен с его входом последовательного ввода информации и первым входом дев того элемента И, .выход которого соединен с информационным входом третьего блока формировани  дополнительного кода, п тый выход блока (синхронизации соединен с вторым входом восьмого элемента И и первым входом дес то.о элемента И, выход восьмогоof the element AND is connected to the input of the calculator function, the output of this element is AND is connected to the first input of the third element OR, to the second input of which is connected the output of the juecToro element AND, the output of the third element OR is connected to the input of the serial information input of the function register, the installation inputs of which are connected to the second group of installation inputs of the calculator, the installation inputs of the first register of coefficients are connected to the third group of installation inputs of the calculator, the output of this register is connected to its input sequential input of information and the first input of the seventh element AND, the output of which is connected to the information input of the second additional code generation unit, the output of the second element OR is connected to the first input of the eighth AND element, the installation inputs of the second coefficient register Connected to the fourth group of installation inputs of the calculator - the output of this the register is connected to its input of sequential input of information and the first input of the ninth element I, whose output is connected to the information input of the third block forming an additional code, the fifth output of the block (synchronization is connected to the second input of the eighth element AND and the first input of the tenth. of the element AND, the output of the eighth

элемента И соединен с входом уставовки в единицу третьего триггера, выход которого соединен с вторым входом седь мого элемента И, выход дес того элемента И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом дев того элемента И, шестой выход блока синхронизации подключен к входам синхрониэации регистра результата, регистра функции , первого и второго регистров коэффициентов , седьмой и восьмой выходы блока синхронизации соединены соответственно с- четвертым и п тым входами блока знака, отличающийс  тем, что, с целью расшир)ени  функциональных возможностей за счет вычислени  преобразований второго пор дка, в него введен регистр промежуточный результатов, установочные входы которого подключены к п той группе установочных входов вычислител , вход последовательного ввода информации регистра промежуточных результатов подключен к выходу второго элемента ИЛИ, выход эуого регистра соединен с вторым входом п того элемента И а вход синхронизации подключен к шестому выходу блока синхронизации , выход третьего элемента ИЛИ соединен с вторым входом дес того элемента И, выход регистра функции соединен со вторым входом шестого элемента И,element I is connected to the input of the installation in the unit of the third trigger, the output of which is connected to the second input of the seventh element And, the output of the tenth element And is connected to the input of the installation in the unit of the fourth trigger, the output of which is connected to the second input of the ninth element And, the sixth output of the block synchronization is connected to the synchronization inputs of the result register, function register, the first and second coefficient registers, the seventh and eighth outputs of the synchronization block are connected to the fourth and fifth inputs of the sign block, respectively characterized in that, in order to expand the functionality by calculating second-order conversions, an intermediate result register is entered into it, the installation inputs of which are connected to the fifth group of the calculator's installation inputs, the intermediate result information input input is connected to the second output OR, the output of the register is connected to the second input of the fifth element. And the synchronization input is connected to the sixth output of the synchronization unit, the output of the third element LI is connected to a second input of the tenth AND gate, the function register output is connected to the second input of the sixth AND gate,

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  моделировани  и управлени  динамическими объектами в различных отрасл х промышленности.The invention relates to automation and computing and can be used to model and control dynamic objects in various industries.

Известны аналоговые интегро-диффе- ренциальные устройства, содержащие аналоговые интеграторы, сумматоры и масштабные блоки дл  задани  коэффиоиентов передачи ГХЗ.Analog integro-differential devices are known that contain analog integrators, adders, and scaling blocks for specifying the GHZ transmission coefficients.

Недостатком аналоговых интегро-дифференциальных устройств  вл етс  низка  точность вычислений выходных сигналов в случае достаточно больших значений посто нных времени, характертых дл  многих технологических процессов.The disadvantage of analogue integro-differential devices is the low accuracy of calculations of output signals in the case of sufficiently large values of constant time, characteristic of many technological processes.

Известны более точные интегро-дифференциальные устройства типа цифровых дифференциальных а11ализаторов. More accurate integro-differential devices such as digital differential analyzers are known.

которые содержат р д цифровых интеграторов , коммутируемых между собой согласно заданному интегро-дифференциальному преобразованию which contain a number of digital integrators switched among themselves according to a given integro-differential transformation

Недостатками таких интегро-дифференциальных устройств  вл ютс  низкое бысродействие и сложность реализации.The disadvantages of such integro-differential devices are low speed performance and implementation complexity.

Наиболее близким техническим решением к предложенному  вл етс  интегродифференциапьный вычислитель, содержаншй семь регистров, два сумматора, три блока формировани  дополнительного кода , блок знака, блок синхронизации, четыре триггера, двенадцать элементов И, четыре элемента ИЛИ и элемент задержки Сзз.The closest technical solution to the proposed one is an integro-differential calculator containing seven registers, two adders, three additional code formation units, a character block, a synchronization unit, four triggers, twelve AND elements, four OR elements, and a CZZ delay element.

Недостатками известного вычислител   вл ютс  относительна  сложность его реализаций и ограниченные функоионапь- i ные. возможное711. Целью изобретенн   вл етс  расширение функциональных возможностей за счет вычислени  преобразований второго пор д ка,. Поставленна  цель достигаетс  тем, что ннтегро-дифференциальный вычислитель , содержащий регистр результата, первый и второй регистры коэффициентов, регистр функции, блок знака, блок синхронизации , первый и ВторсЛ сумматоры, три блока формировани  дополнительного кош, три элемента ИЛИ, дес ть элементов И, элемент задержки и четыре..триггера , причем установочные входы регистра результата подключены к первой входов начальной установки вычисли-тел , этого регистра подключен к первокцг входу первого элемента И и через элемент задержки - к цервому входу второго элемента И и информационному вкоду первого блока формировани  дополнительного кода, выход которого. соединен с информационным шлходом вычислител  и первым входом тре.тьего элементе И, выходы первого и второго элементов И подключены к neiffioiv и второму входу первого элемента ИЛИ соответственно , выход которого средьнен с первым входом первого сумматора, выход которого соедини с входом последовательного ввода информации регистра результата и первым входом блока знака, первы выход которого подключен к у1фавл юшему входу первого и второго блоков формировани  дополнительного кода, второй вход блока знака подключен ic управл ющему входу третьего блслса ф| п«аровави  допол нительного кода, третий выход ока знака подклкучен к выходу знака вычислител , выходы второго и третьего блоков фо мировани  дополнительного кода подключе ны к первому и второму входу второго (Сумматора соответственно, выход которого соединен с вторым входом первого -cyMMia тора, второй вход бпока знака сое .дине с входом знака начал1лого зваченй  вычислител , первый ход блока. синхронизации соединен с гр&еьам блока знака, второй выход Cnoica син хровизации Соединен с входами устшовки 6 ноль первого, второго, lEfiE ero и чет вертого триггеров, третий выход блока жнхронизации соединен с входом установ ки в единицу первого тригг ера, пр мой выход этого триггера соединен с вторым входом первого элемента И, а внверсшдй с вторым входом второго.элемента И, четвертый выход блока сии: ронизации соединен с щзюах л установки в единицу второго триггера, пр мей выход которого соединен с первым входом четвертого элемента И и вторым входом Т1Эётьего элемента И, выход i которого соединен с первым входом втсфбго элемента ИЛИ, инверсный вторюго триггера соединен с третьимивходами первого и второго элементов И и первыми входами п того и шестого элементов И, выход п того элемента И соединен с втсфым входом второго элемента ИЛИ, вто1М}й вход четвертого элемента И подключен к входу значений функции вычислител , выход этого элемента И подключен к первому входу третьего элемента ИЛИ, к второ му входу которого подключай выход шестого элемента И, выход третьего элемента ИЛИ соединен с входю последовательного ввода информации р тистра функции, установочные входы которого соедин ы с второй установочных входов вычислител , установочные входы первого регистра коэффициентов подключены к третьей группе установочных входов вы чиспнтел , выход этого регистра соединен с его входом последовательного ввода информации и первым входе седьмого элемента И, выход которого соединен с информационным входом вт(ф(го блока формировани  дополнительного кода, выход второго элемента ИЛИ соединен с первым BxctfioM восьмого элемента И, установочные входы второго регистра коэффициентов пошшючены к четвертой группе установочных входов шдчислител , выход этого регистра соединен с его вхо дом последователыюго ввода информации и первым входом дев тог о элемента И, выход которого соединен с информационным входом третьего блока формировани  дополнительного кода, п тый выход блс са синхронизации соединен с вторым входом восьмого элемента И и первым входом дес того элемента И, выход восьмого элемента И соешшен с входом установки в единицу третьего триггера, выход соедини с вторым входсм седьмо го элемента И, выход дес того элемента , И соединен с входом устансжкн в единиt четвертого триггера, выход котфого : соединен с вторым входом дев того элемента И, шестой выход блока синхрт(йзахши подключен к входам синхронизации регистра результата, регистра функции, ; первого и второго регистров коэффициентов , седьмой и восьмой выходы блока) синхронизации соединены соответственно 510 с четвертым и п тым .входами блока зна ка, введен регистр промежуточных резуль татов, причем установочные входы этого регистра подключены к п той группе установочных входов вычислител , вход последовательного ввода информации этого регистра подключен к выходу второго элемента ИЛИ, выход этого регистра соединен с вторым входом п того элемен та И, а вход синхронизации подключен к шестому выходу блока синхронизации, вы ход третьего элемента ИЛИ соединен с .вторым входом дес того элемента И, выход регистра функции соединен с вторым входом шестого элемента И. На фиг. 1 изображена структурна  схема интегро-дифференциалЪного вычислител ; на фиг, 2 - структурна  схема &1ока знака и блока синхронизации. И н тегро-диффере нциал ьный вычисли тел содержит регистр 1 результата, регистр 2 промежуточных результатбв, регистр З функции, первый и второй регистры 4 и 5 коэффициентов соответственно, два сум матора 6 и 7, три блока формировани  дополнительного кода 8-10, блок 11 зна ка, блок 12 синхронизации, четыре триггера 13-16, Дес ть элементов И 17-26 три элемента ИЛИ 27-29, элемент 30 задержки, две входные 31, 32 и две выходные 33, 34 шины, устройства, шины 35-39 ввода данных в регистры 1-5 соответственно. Блок синхронизации (фиг. 2) содержит генератор 4О тактовых сигналов, Де литель 41 частоты, элемент 42 задержки , триггер 43 со счетным входом, дели тель 44 частоты. Блок 11 знака содержит два двухразр дных регистра 45 и 46 сдвига, четырехразр дных статически регистр 47, четыре элемента ИСКЛЮЧАЮШЕЕ ИЛИ 48-51, четыре элемента И 52-55, два элемента ИЛИ 56-57, шины 58-60 ввода данных в регистры 45-47 соответственно, две входные 31, 61 и три выходные 33, 62 и 63 шины. Шины 31 и 61  вл ютс  первым и вторым вхо дами блока 11 знака соответственно. Ши ны 33, 62 и 63  вл ютс  первым, вто1ЛЫМ и третьим выходами блока 11 знака . Выходные шины 64-68  вл ютс  вт fbiM, третьим, четвертым п тым н шеетым выходами блока 12 синхронизапии. Перва  входнв  шина 31 устройства соединена с первым входом блока 11, первый выход которого соединен с первой выходной шиной 33 устройства. . Выход первого сумматора 6 соединен с входом регистра 1 и вторым входом 056 блока 11 знака, второй выход которого соединен с первыми входами первого блока 8 формировани  дополнительного кода, и второго блока 9 формировани  дополнительного кода, а третий выход соединен с первым входом третьего блока 1О формировани  дополнительного кода. Блок Г2 синхрюнизации соединен пер-. вым выходом с третьим входом блока 11 знака, вторым выходом - с первыми входами первого, второго, третьего и четвертого триггеров 13-16, причем третий выход блока 12 соединен с вторым входомтриггера 13, а четвертый выход-- с вторым входом триггера 14, Выход регистра 1 соединен с входом элемента 30 задержки и с первым входом элемента И 17, выход и второй вход которого соединен соответственно с первым входом элемента или 27 и с.пр мым выходом триггера 13, Элемент ЗО задержки соединен с вторым входом блока 8 и с первым входом элемента И 18, второй вход и выход которого соединены соответственно с инверсным выходом триггера 13 и с вторым входом элемента ИЛИ 27, выход которого подключен к первому входу сумматора 6.. Триггер 14 соединен пр мым выходом с первыми входами элементов И 19 и 20. Инверсный выход триггера 14 соединен с первыми входами элементов И 21 и 22 и с .третьими входами элементов И 17 Выход блока 8 соединен с второй вы- , ходной шиной 34 устройства и с вторым входом элемента И 19, выход, которого подключен к первому входу элемента ИЛИ 28, второй вход и выход которого соединены соответственно с выходом эле:мента И 21 и с входом регистра 2. Второй вход и выход элемента И 20 соединены соответственно с второй входной шиной 32 устройства и с первым входом элемента ИЛИ 29. Выход элемента И 22 соединен с вторым входом элемента ИЛИ 29, выход которого соединен с входом регистра 3. Выход регистра 4 соединен со своим входом и с первым входом элемента И 23, выход и второй вход которого соединены соответственно с вторым входом блока 9 и с выходом триггера 15. Выход элемента И 24 подключен к второму входу триггера 15. Первый и второй входы элемента И 24 соответственно соединены с выходом элемента ИЛИ 28 и с ь тым выходом блока 12 синхронизации. 7100 Выход регистра 5 соединен со своим входом и с первым входом элемента И 25, выход и второй вход которого соеди- иены соответственно с вторым входом блока 1О и с выходом триггера 16. Выход элемента И 26 подключен к второму входу триггера 16, Первый и второй входь элемента И 26 соответственно соединены с п тым выходом блока 12 синхронизации и с выходе элемента ИЛИ 29. Выходы второго и третьего блоков 9 и Ю формировани  дополнительного кода соединены соответственно с первым и вторым входами сумматора 7,,выход которо .го подключен к второл у входу сумматора 6; Шины 35-39 ввода данных соединены соответственно с г гистрами 1-5, входы синхронизаши которых соединены с шеетым выходом блока 12 синхронизации. Выход регистра 2 соединен с вторым входом элемента И 21. Выход регистра 3 соединен с вторым входом элемента И 22. Выход элемента ИЛИ 29 соединен с вторым входом элемента И 26. Выход генератора 40 тактовых сигналов (фиг. 2) соединен с входом делител  41 частоты и с шиной 68,  вл квдейс  шестым выходом блока 12 синхронизации. Вход элемента 42 задержки соединен с №1ходом делител  41 частоты и с шиной 64,  вл ющейс  вторым вмходом блока 12 синхронизации. Счетный вход тртггера 43 соединен с выходом элемента 12 задержки и с шиной 67,  вл ющейс  п тым выходом блока 12 синхронизации. Вход делител  44 частоты соединен с выы соединен с выходом переноса триггера 43 и с шиной 65,  вл ющейс  третьим выходом блока 12 синхронизации. Выход делител  44 частоты соединен с шиной 66,  вл ющейс  четвертым jBbixoflOM блока 12 синхронизации; и с шинами сдвига регистров , 45 и 46 блока 11 знака. Шины 58-60 ввода данных соединены соответственно с регистрами 45-47. Входна  шина 31 соединена с информационным входсш регистра 45 сдвига, первый и вто рой выходы которого подалк 1ены сортветветственно к периым входам элементов; ИОСЛЮЧАЮЩЕЕ ЙЛИ 48 и 49. Входна  шина 61 соединена с .информационным вхоД(А1 регистра 46 сдвига, первый и второй выходы которого подключены соотвес1ъенно с шинсй 39, с первым входс й элемента ИСКЛЮЧАЮШЕЕ ИЛИ 50 и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 51. Выход и второй вход элемента ИСКЛЮЧАЮЩрЕ ИЛИ 5О соединены соответст058 венно с первым входом элемента И 54 и с первым выходом статического регистра 47, . Выход и второй вход элемента ИСКЛЮгЧАЮЩЕЕ ИЛИ 51 соединены соответственно с первым входом элемента И 55 .и с вторым выходом статического регистра 47 Выход и первый и второй входы Ьлеменга ИЛИ 56 соединены соответсгвей- д шиной 62 блока 11 знака и соответственно с элементами И 54 и И 55. Выход и первый и второй входы элемента ИЛИ 57 соединены соответственно с шиной 63 блока 11 знака и соответст , элементами И 52 и 53. Выход и второй вход элемента ИС-. КЛЮЧАЮШЕЕ ИЛИ 48 соединены соответственно с первым входом И 52 и с третьим выходе статического регистра 47. Выход и второй вход элемента ИСКЛЮЧАЮШЕЕ ИЛИ 49 соединены соответственно с первым входом И 53 и чет вертым выходом статического ретасфа-47. Вторые входы элементов И 53 и И 55 соединены с пр мым выходом триггера 43, инверсный выход которого соединен вторыми входами элементов И 52 и {,j 54 (фиг. 2). Интегро-дифференциальный вычислитель. дл  каждого i - оГийкла отрабатывает рекуррентное соотношение .-нВУ.,ч.БХ: - значени  выходной вегде ,| и - значе 2 шагах вычисличины на 1, i -1 и i лений;. Х и Х.-значени  входной величины на 1 и i-1 шагах вычислений; А, В, С и D- посто нные коэффициенты , значени  которых завис т от шага по независимой переменной и вида реализуемого интегро-дифференциального пре- образовани . Настройка интегро-даффершииального вычислител  осуществл етс  заданием посто нных коэффициентов А, В, С и D и начальных условий ( -л Предварительный расчет посто нных коэффициентов А, В, С и D Дл  часто реализуемых видов интегро-дифференцйальных преобразований выполн ют по фopvIyлaм, приведенным в таблице, где К - коэффициент-усилени  Т, Т, 3 Т4 - посто нные коэффициенты, 7п - viar последовательного преобразовани  вХоДной величины X в выходную У выбираемый кз условий заданной точности и вычислительной эффектиисости устройства. Интег1:к)-диф})еренциапьный вычислитель оперирует с лвричными переменными, дл  которых соотношение (1) принимает вий V HH ij-/ M i, J их; 2- переменные j разв4личинУ и соответственно; 1 I и Xj двоичные переменные j величин Х соответстИнтегро-дифференциальный вычислитель по рекуррентному соотношению (1) работает следующим образом. Регистр 1 сдвига содержит п -1 разр д ri дополн етс  элементом 30 задержки до п разр дов. В регистр 1 по шине 35 записывают в пр мом или дополнитель ном коде, если Vi . О, последовательный -разр дный двоичный код начального услови  V. в регистры 2 и 3 сдвига содержащие по 2п-1 разр д каждый, записывают по шинам 36 и 37 последовательные п -1разр дные двоичные коды абсолютных значений начальных условий1Ч.2 I соответственно. I. В регистр 4 и 5 сдвига, содержащие по 2 Г) разр$шов каждый, записывают по шинам 38 и 39 последовательные П-раз р дные двоичные коды коэффициентов А, Б и C,D соответственно. . Знаки коэффициентов А, В, С и D записываютс  по шине 6О в четырехразр дный регистр 47 блока 11 знака (фиг. 2) Знака начальных условий и запи сываютс  по шине 59. в двухраар дный регистр 46 блока 11 знака .- Знак начального услови  К записываетс  по шине 58 в первый разр д двухразр дного регистра 45 блока 11 знака. Генератор 4О тактовых сигналов (фиг.2 блока 12 синхронизации вырабатывает на его шестс л выходе последовательность импупьсов частоты f котора  поступает на входь синхронизации регистров 1-5 сдвига, а также делитс  делителем 41 в ti раз и затем задерживаетс  элементом 42 задержки на один период тактовой частоты. Последовательность импульсов частоты f fn, на выходе делител  41 (второй выход блока 12 синхровизации задает п -е такты работы устройства, а последовательность импульсов на выходе элемента 42 задержки (п тый выход блока 12 синхронизации синхронизирует Первые такты работы устройства с периодом nff. . Триггер 43 со счетным входом выполн ет деление на два частоты ш 1Ходной последовательности импульсов элемента 42 задержки, форми{у  последователь- ность импульсов частотыf/2n на третьем выходе блока 12 синхронизации. Эта последовательность импульсов делитс  делителем 44 в п -1 раз, на выходе которого (четвертый выход блока 12 син )фонизании) формируетс  последовательность импульсов частоты /2п (п-1), период следовани  которой определ ет врем  вычислени  на одном шаге. В исходном состо нии триггеры 13-16 наход тс  в нулевом состо нии. Вычислени  начинаютс  поспе установни триггера 14 в ешничное состо ние импульсом четвертого выхода блока 12 синхронизации. Сигнал пр мого выхода триггера 14 открывает элементы И 19 и 20, а сигнал его инверсного выхода закрывает элементы И 17, 18, 21 и 22. Двоичный код начального уелови  У- начина  с младшего разр да, сдвигаетс  из регистра 1 через элемент ЗО задержки на один такт, блок 8 формировани  дополнительного кода, элементы И 19 и ИЛИ 28 в регистр 2, в котором в это врем  двоичный код начального услови  сдвигаетс  из старших разр дов в п-1 младшие разр ды. Блок 8 формировани  дополнительного кода управл етс  сигналом второго выхода блока 11 знака так, что пр мой либо дополнительный код пропускаетс  в пр мой код. Таким образом, в п старшие разр ды регистра 2 записываетс  двоич-. ный код абсолютной величины начального услови  1У I , Сигаал младшего разр да величины I с выхода элемента ИЛИ 28 поступает на первый вход элемента И 24, на второй вход которого поступает импульс п того выхода блока 12 синхронизации. В i случае единичного сигнала младшего разраз э да велйчинь1|У| И®ментИ 24сраба-; тывает и импульс п того выхода блока 12 синхронизации устанавливает триггер 15 в единичное состо ние. По шине 32 поступают последователь но, начина  с мла;шего разр да, сиЬнаЛЫ двоичного кода абсолютного значени  входной которые через элементы И 2О и ИЛИ 29 записываютс  в п 13i0 старших разр дов рег истра 3, В регистре 3 в это врем  двоичный код начального услови  |Xi I сдвигаетс  из старших раз р дов в h -1 младшие разр ды. Сигнал знака входной величины X,- записываетс  по шине 31 в первый разр д регистpk 45 сдвига блока 11 знака по импульсу четвертого выхода блока 12 синхронизации , который осуществл ет сдвиг знака начального услови  величины Х, из первого разр да регистра 45 во второй разр д. Сигнал младшего разр да величины с выхода элемента ИЛИ 29 поступает на первьгй вход элемента И 26. fi случае единичного сигнала младшего разр да величины элемент И 26 срабатывает по импульсу п того выхода блока 12 син хронизации и триггер 16 устанавииваетс  в единичное.состо ние, Триггеры 15 и 16 в единичном состо  нии открывают элементы И , 25 со ответственно, через которые с выходов регистров 4 и 5 последовательно,начина С младших разр дов, -сдвигаютс  двоичны коды коэффициентов А и .С соответственн Коэффициент А поступает через блок 9формировани  дополнительного кода на первый вход сумматора 7 в пр мом или . дополнительном коде в зависимости от знака произведени  AV.| сигнал которо го действует на втором выходе блока 11 знака. Сигнал знака величиныЛУ;. форми- руетс  элементом ИСКЛЮЧАЮШЕЕ ИЛИ 50, на входы которого поступают сигналы выходов первых разр дов регистров 46 и 47,- где хран тс  знаки величин и А соответственно. Сигнал знака величиныЛ 1 с выхода элемента ИСКЛЮ ЧАЮЩЕЕ ИЛИ 5О поступает через элементы И 54 ИЛИ 56 на шину 62 второ-г го выхода блока 11 знака. S. Коэффициент С поступает через б ок 10формировани  дополнительного кода на второй вход сумматора 7 в пр мом или дополнительном коде в зависимости от знака произведени  С Х сигнал ког торого формируетс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 48,.на входы которого поступает сигнал знака величины Х .выхода первого разр да регистра 45 и сигнал знака коэффициента С с выхода третьего разр да регистра 47 блока 11 знака. Сигнал знака величины СХ с BI хода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 48 через элемент И 52, открытый сигналом инве1юного выхода триггера 43, и эле0514 мент ИЛИ 57 поступает на третий выход блока 11 знака. Таким образом, на входы последова-. тельного одноразр дного двоичного сумматора 7 поступают в пр мом или дополнительном коде последовательно во времени , начина  с младшего разр да, дво ичные кодь коэффициентов А и С, алгебраическа  сумма которых поступает на второй вход последовательного двоичного сумматора 6. В это врем  на первом входе сумматора 6 действует сигнал логического нул , так как элементы И 17 и 18 закрыты сигналом инверсного-выхода триггера 14. Алгебраическа  сумма коэффициента А и С с выхода одноразр дного последовательного сумматора 6 записываетс , начина  с младшего разр да, в регистр 1. Спуст  п тактов после установки триггера 14 в единичное состо ние,триггеры 14-16 сбрасываютс  в нулевое состо ние лмпульсом второго выхода блока 12 синхронизации. Триггер 14 в нулевом состо нии закрывают элементы И 19 и 20 сигналом пр мого .выхода и открывает элементы И 17, 18, 21 и 22 сигналом инверсного выхода. Элементы И 21к 22 подключают выходы регистров 2 и 3 к их входам соответственно. Цепи циркул ции кодов в регистрах сдвига 2 и 3 замыкаютс  через элементы И 21 н 22соответственно. Элемент И 18, открытый сигналами инверсных выходов триггеров 13 и 14, подключает выход регистра 1 через элемент ЗО задержки к перъому входу сумматора 6, что обеспечивает в течение следующих it. тактов поступление на первый вход сумматора 6 двоичного кода алгебраической суммы коэффициентов А-Ю., В следующем такте после возврата триггера 14 в нулевое состо ние с выходов регистров 2 и 3 сдвигаютс  младщие разр ды величин1.2 I и) I соответственно . В случае единичных кодов в младших разр дах величин IY.JI, 2 и 1Х Ц|элементы. И 24 и 26 срабатывают по импульсу п того выхода блока 12 синхронизации, что приводит к установке триггеров 15 и 16 соответственно в единичное состо ние. Сигналь пр мых выходов триггеров 15 и 16 открывают соответственно элементы И 23 и25, через которые с выходов регистров 4 и 5 сдвигаютс  двоичные коды ко94Фе1шентов В н 13 соответственно. Двоичные коды коэффициентов В и1) преоб15100 разуютс  соогветствук цими блоками фор« мированиб дополнительного кода 9 и 1О и поступают последовательно начина  с младшего разр да, в пр мом или дополнительном коде на входы сумматора 7. Управление преобразованием блоками формировани  дополнительного кода 9 и 10 осуществл етс  по сигналам второго и третьего выходов блока 11 знака соответственно . Сигнал знака произведени  BY,O формируетс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 51, на входы которого поступают выходы BTOf&ix разр дов регистров 46 и 47 блока 11 знака, где хран тс  знаки величин В соответственно . С выхода элемента ИСКЛЮЧАЮЩЕЕ И ЛИ. 51 сигнал знака величины через элементы И 55, ИЛИ 56 поступают на шину 62 второго выхода бло ка 11 знака. Сигнал знака произведени ВХ - формируетс  элементсы ИСКЛЮЧАЮЩЕЕ ИЛИ 49 по сигналам выходов второго и четвертого разр дов регистров 45 и 47 блока 11 знака. С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49 знак произведени  1)Х- считываетс  через элементы И 53, ИЛИ 57 на шину 63 третьего выхода бло ка 11 знака. Пр мой или дополнительный код алгебраической суммы коэффициентов Ви.3D с выхода сумматора 7 поступает на второй вход сумматора 6, на первый вход которого с выхода регистра 1 через элемент 30 задержк}, элемент И 18 и ИЛИ 27 сдвигаетс  двоичный код алгебраической суммы коэффициентов А и С. С выхода сумматора 6 двоичный код алгебраической суммы коэффициентов А, В, С и D записываетс  в регистр 1. Таким образом, за 2 п тактов после начала вычислений в регистре 1 накапливаетс  алгебраическа  сумма коэффициентов А, В, С и D после чего триггер 13 устанавливаетс  в единичное состо ние импульсом третьего выхода блока 12 синхронизации. Триггер 13 в единичном состо нии открывает сигналом пр мого выхода элемент И 17 и блокирует элемент И 18 сигналом инверсного выхода. Элемент И 17 подключает выход регистра 1 к первому входу сумматора 6 к мо менту сдвига с выхода регистра 1 второ го разр да алгебраической суммы коэффи циентов А, В, С иВ В это врем  с выходов регистров 2 и 3 сдвигаютс  вторые разр ды величин 1У.-. 1 и, соответственно . В случае един« чн у Х кодов 0516. во вторых разр дах величин(У | и С срабатывают элементы И 24 в 26, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состо ние. Двоичные коды произведени  коэффициентов А и С на двоичные переменные вторых разр дов величин IY. I и|Х( соответственно преобразуютс  в пр мой или дополнительный код блоками 9 и 1-О соответственно , а затем суммируютс  сумматором 7, сигнал суммы которого суммируетс  сумматором 6 с двоичным кодом алгебраической суммы коэффициентов А, В, С и D сдвигаемой с выхода регистра 1, начина  с второго разр да. Следовательно , установка триггера 13 в единичное Состо ние приводит к сдвигу на один разр д накопленной суммы коэффициентов в регистре 1, обеспечива  этим выполнение операций умножени  на два. Спуст  п тактов после установки триггера -13 в единичное состо ние сигнал второго выхода блока 12 синхронизации возвращает триггер 13 в нулевое состо ние , в котором обеспечиваетс  подключение элементом И 18 выхода регистра 1 через элемент ЗО задержки на такт к первому входу сумматора 7. В это врем  на второй вход сумматора 6 с выхода сумматора 7 поступает двоичный код алгебраической, суммы произведени  коэффициентов В и D на двоичные пере- менные вторых разр дов величин иХ соответственно, котора  формируетс  таким же образам, как в предыдущие h тактов формировалась алгебраическа  сумма произведени , коэффициентов Аи С на двоичные переменные вторых разр дов величин|V I соответственно . Сумматор 6 суммирует накопленную сумму коэффициентов в регистре 1 с алгебраической суммой произведени  коэффициентов В и 33 на двоичные переменные вторых разр дов величин 1У ) и |Х соответственно и результат суммировани  записываетс  в регистр 1. Дальнейшие вычислении в интегродифференциальном вычислителе выполн ютс  аналогичным образом. Каждые 2п такта в кольцевых регистрах 2 и 3, содержащих 2п-1 разр д, происходит сдвиг выходных сигналов относительно выходных сигналов блока 12 синхронизации, что приводит к совпадению на входах элементов И 24 и 26 с импульсом п того выхода блока 12 синхронизации следую- щих разр дов величин , IXil 10 fX.,| a переключениетриггером ГЗ цепа кодов регистра 1 с И разр дов (с выхода элемента 30 задержки) на n.-l разр д (с выхода регистра 1) обеспечивает савчт ннформапЕИ в регнстре 1 ва один разр д относительно выходных сигналов блока 12 синхронизации. Спуст  2n(lT-l) такт после начала вычиЬ еанй в регистре 1 накапливаетс  ,в пр мом юга дополйительном коде старших разр дов выходной .У знаковый |Г1 чВ разр д которой с выхода сумматора 6 поступает на второй вход блока 11 знаки (шина 61) и Jcдвигaeтc  по сигналу, действующему на 66 блока 12 синхронизации, в первый разр д регистра 46 сдвига, из первого разр да которого в это врем  во второй разр д сдвигаетс  знак величины К мсменту начала вычислений на вто- ром шаге в -1 старших разр дах регистров 2 и 3 содержатс  двоичные коды величий соответственно, Вы ЧЯслеАй на втором шаге и Всех последу1сших шагах выполн ютс  аналогичным об .разом, но с новых начальных условий, ; которые формируютс  )матически на предыдущем шаге вычислений. Технико-экономические преимушестеа предлагаемого интегро-дифференциального вычислител  заключаютс  .в расширении его функциональных возможностей, так как предлагаемый интегро-дифференциаАь05 ный вычислитель позвол ет вьшолн тъ интегро-дифференпиальные преобразовани  как первого, гак и второго пор дка за висимости от выбора А, В, С и В параметров и настр Лки интегро-дйфференциального вычислител . Прототип предложенного интегро-дифференоиальвого didчислвтел  выполн ет только интегро-двфференциальные преобразовани  первого пор дка . Предложенный ннтегро-днфференциаль )1ый вычислитель можно использовать и дл  линейных интегро-дифференоиальных преобразований любого пор дка, дл  чего необходимо представить это феобразова-. ниеЪ виде провз юдени элементарных пе редаточных функшй согласно табпиш, рассчитать их параметры и начальные услови  и соединить последовательно р д одинаковых ивтегро-дифференциальных вы- числителей. В этом случае выходные шины 33   34 каждого предыдущего иитегро-дифференциального 1№гчислител  подключаютс  соответственно к входным шинам 31 и 32 последукпиего интегро-дифференциального вычислител . Причем син:14}онизаци  работы всего р да из нескольких одинаковых интегро-дифференциальных вычислителей, .реализующих каждый свою передаточную функцию осуществл етс  от одного и того же блока 12 синхронизации и в этом случае не требу етс  дополнительных затрат оборудовани .The disadvantages of the well-known calculator are the relative complexity of its implementations and the limited functionalities.  possible711.  The goal of the invention is to extend the functionality by calculating second order transformations ,.  The goal is achieved by the fact that an integral-differential calculator, containing a result register, first and second coefficient registers, function register, character block, synchronization unit, first and second adders, three units of formation of additional kosh, three elements OR, ten elements AND, delay element and four. . trigger, and the installation inputs of the result register are connected to the first inputs of the initial installation of the compute tel, this register is connected to the first input of the first element I and through the delay element to the cert input of the second element I and the information input of the first block that generates the additional code whose output.  connected to the information slot of the calculator and the first input of the three. the second element And, the outputs of the first and second elements And connected to the neiffioiv and the second input of the first element OR, respectively, the output of which is average with the first input of the first adder, the output of which is connected to the input of the sequential input of the result register and the first input of the sign block, the first output of which is connected to the first and second blocks of the formation of the additional code, the second input of the character block is connected to the control input of the third blss form | n “auxiliary code, the third output of the sign is connected to the sign output of the calculator, the outputs of the second and third blocks of the additional code are connected to the first and second inputs of the second (Totalizer, respectively, the output of which is connected to the second input of the first –cyMMia torus, the second Sign on the side of the soybean sign. One of the first moves of the block with the input of the sign of the first player is taken.   synchronization is connected to the group of the character block, the second output of the Cnoica synchronization is connected to the inputs of the 6th zero, the first, secondEro and fourth triggers, the third output of the synchronization unit is connected to the installation input of the first trigger, the direct output of this the trigger is connected to the second input of the first element I, and outer with the second input of the second. element I, the fourth output of the unit: Ronization is connected to the second unit of the second trigger, the direct output of which is connected to the first input of the fourth element AND and the second input T1 of this element AND, the output i of which is connected to the first input of the tsfbgo element OR, the inverse of the second the trigger is connected to the third inputs of the first and second elements AND and the first inputs of the fifth and sixth elements AND, the output of the fifth element AND is connected to the input of the second element OR, the second} input of the fourth element AND is connected to the input of values functions of the calculator, the output of this element AND is connected to the first input of the third element OR, to the second input of which connect the output of the sixth element AND, the output of the third element OR is connected to the input of the sequential input of information from the function’s raster, the setting inputs of which are connected to the second installation inputs of the calculator , the installation inputs of the first register of coefficients are connected to the third group of installation inputs of the computations, the output of this register is connected to its input of the sequential input of information and the first input E of the seventh And element, the output of which is connected to the information input W (f (th block for the formation of an additional code, the output of the second element OR is connected to the first BxctfioM of the eighth element And), the installation inputs of the second coefficient register are connected to the fourth group of setting inputs of the numerator; with its input of the sequential input of information and the first input of the ninth element I, the output of which is connected to the information input of the third block forming the additional code, the fifth output of the bls with synchronization is connected to the second input of the eighth element And and the first input of the tenth element And, the output of the eighth element And is connected to the input of the third unit of the trigger, the output is connected to the second input of the seventh element And, the tenth element, And is connected to the input of the end element single fourth trigger, output kotfogo: connected to the second input of the ninth element And, the sixth output of the sync block (yazhshi is connected to the inputs of the synchronization of the result register, function register,; the first and second coefficient registers, the seventh and eighth outputs of the block) synchronization are connected, respectively, 510 with the fourth and fifth. the inputs of the sign block, the intermediate results register is entered, the setup inputs of this register are connected to the fifth group of the setup inputs of the calculator, the input of the sequential information input of this register is connected to the output of the second element OR, the output of this register is connected to the second input of the fifth element AND , and the synchronization input is connected to the sixth output of the synchronization unit, the output of the third element OR is connected to. the second input of the tenth element And, the output register of the function is connected to the second input of the sixth element I.   FIG.  1 shows a structural scheme of an integro-differential calculator; FIG. 2 is a block diagram & a sign and a synchronization unit.  The digital differential of calculating bodies contains a register of 1 result, a register of 2 intermediate results, a register of 3 functions, first and second registers of the 4 and 5 coefficients, respectively, two summers of matrix 6 and 7, three additional code generating units 8–10, block 11 digits, synchronization unit 12, four triggers 13-16, Ten elements AND 17-26 three elements OR 27-29, delay element 30, two input 31, 32 and two output 33, 34 buses, devices, tires 35- 39 data entry registers 1-5, respectively.  Synchronization unit (FIG.  2) contains a generator of 4O clock signals, a frequency divider 41, a delay element 42, a trigger 43 with a counting input, a frequency divider 44.  The character block 11 contains two two-bit shift registers 45 and 46, four-digit statically register 47, four elements EXCLUSIVE OR 48-51, four elements AND 52-55, two elements OR 56-57, tires 58-60 of data entry into registers 45 -47 respectively, two input 31, 61 and three output 33, 62 and 63 tires.  Tires 31 and 61 are the first and second inputs of sign unit 11, respectively.  The buses 33, 62 and 63 are the first, second and third outputs of the character block 11.  The output buses 64-68 are volts fbiM, the third, fourth, and fifth outputs of synchronization unit 12.  The first input bus 31 of the device is connected to the first input of the unit 11, the first output of which is connected to the first output bus 33 of the device.  .  The output of the first adder 6 is connected to the input of the register 1 and the second input 056 of the character block 11, the second output of which is connected to the first inputs of the first additional code generation unit 8, and the second additional code generation unit 9, and the third output is connected to the first input of the third generation unit 1O. additional code.  The synchronization unit G2 is connected by  vym output with the third input block 11 characters, the second output with the first inputs of the first, second, third and fourth triggers 13-16, and the third output of block 12 is connected to the second input of the trigger 13, and the fourth output-- to the second input of the trigger 14, Output register 1 is connected to the input of the delay element 30 and to the first input of the element 17, the output and the second input of which is connected respectively to the first input of the element or 27 and c. the direct output of the trigger 13, the delay delay element 30 is connected to the second input of the block 8 and the first input of the element 18, the second input and output of which are connected respectively to the inverse output of the trigger 13 and to the second input of the element OR 27, the output of which is connected to the first input of the adder 6 .  The trigger 14 is connected to the direct output with the first inputs of the elements And 19 and 20.  The inverse output of the trigger 14 is connected to the first inputs of the elements And 21 and 22 and C. the third inputs of the elements And 17 The output of block 8 is connected to the second output bus 34 of the device and to the second input of the element And 19, the output of which is connected to the first input of the element OR 28, the second input and output of which are connected respectively to the output of the element: And 21 and with a register input 2.  The second input and output element And 20 are connected respectively to the second input bus 32 of the device and with the first input element OR 29.  The output element And 22 is connected to the second input element OR 29, the output of which is connected to the input of the register 3.  The output of the register 4 is connected to its input and to the first input of the element I 23, the output and the second input of which are connected respectively to the second input of the block 9 and to the output of the trigger 15.  The output element And 24 is connected to the second input of the trigger 15.  The first and second inputs of the AND 24 element are respectively connected to the output of the OR element 28 and to the luminal output of the synchronization unit 12.  7100 The output of register 5 is connected to its input and to the first input of the element 25, the output and the second input of which are connected respectively to the second input of the block 1O and to the output of the trigger 16.  The output of the AND element 26 is connected to the second input of the trigger 16, the first and second inputs of the AND element 26, respectively, are connected to the fifth output of the synchronization unit 12 and to the output of the OR element 29.  The outputs of the second and third blocks 9 and Yu of the formation of an additional code are connected respectively to the first and second inputs of the adder 7, the output of which. go is connected to the second at the input of the adder 6; The data entry buses 35-39 are connected respectively to the g hysteres 1-5, the synchronization inputs of which are connected to the nested output of the synchronization unit 12.  The output of the register 2 is connected to the second input element And 21.  The output of the register 3 is connected to the second input element And 22.  The output of the element OR 29 is connected to the second input of the element AND 26.  The output of the generator 40 clock signals (FIG.  2) is connected to the input of the frequency divider 41 and to the bus 68, which is the sixth output of the synchronization unit 12.  The input of the delay element 42 is connected to the # 1 input of the frequency divider 41 and to the bus 64, which is the second input of the synchronization unit 12.  The counting input of the transponder 43 is connected to the output of the delay element 12 and to the bus 67, which is the fifth output of the synchronization unit 12.  The input of the frequency divider 44 is connected to the output connected to the transfer output of the trigger 43 and to the bus 65, which is the third output of the synchronization unit 12.  The output of frequency divider 44 is connected to bus 66, which is the fourth jBbixonlOM of synchronization unit 12; and with shift registers, 45 and 46 blocks of 11 characters.  Bus 58-60 data entry are connected respectively to the registers 45-47.  The input bus 31 is connected to the information input of the shift register 45, the first and second outputs of which are provided, respectively, to the periodic inputs of the elements; Splendid Yli 48 and 49.  The input bus 61 is connected to. information inputs (A1 shift register 46, the first and second outputs of which are connected respectively to bus 39, with the first input element EXCLUSIVE OR 50 and with the first input of the element EXCLUSIVE OR 51.  The output and the second input of the EXCLUSIVE OR 5O element are connected respectively to the first input of the AND 54 element and to the first output of the static register 47,.  The output and the second input element EXCLUSIVE OR 51 are connected respectively to the first input element And 55. and with the second output of the static register 47, the output and the first and second inputs of the terminal OR 56 are connected respectively to the bus 62 by a block of 11 characters and respectively with the elements 54 and 54.  The output and the first and second inputs of the element OR 57 are connected respectively to the bus 63 of the block 11 of the sign and, accordingly, by the elements of AND 52 and 53.  The output and the second input element of the IC-.  KEY OR 48 are connected respectively to the first input And 52 and to the third output of the static register 47.  The output and the second input of the EXCLUSIVE OR 49 element are connected respectively to the first input AND 53 and to the twisted output of the static retasf-47.  The second inputs of the elements And 53 and And 55 are connected to the direct output of the trigger 43, the inverse output of which is connected by the second inputs of the elements And 52 and {, j 54 (FIG.  2).  Integrated differential calculator.  for each i - oGykla fulfills the recurrence relation. -nvu h BH: - value day off, | and - meaning 2 steps of calculation of 1, i -1 and i lenii ;.  X and X. -values of the input value at 1 and i-1 calculation steps; A, B, C, and D are constant coefficients, the values of which depend on the step of the independent variable and the type of integro-differential transformation that is implemented.  Adjusting the integrator calculator is carried out by setting the constant coefficients A, B, C and D and the initial conditions (- l Preliminary calculation of the constant coefficients A, B, C and D For often implemented integro-differential transformations are performed according to the formulas given in the table, where K is the gain factor T, T, 3 T4 are constant coefficients, 7n is the viar sequential conversion of the X value to the output Y, which is chosen according to the conditions of a given accuracy and computational effect of the device.  Integ1: k) -dif}) the eventual calculator operates with positive variables for which relation (1) takes Vii V HH ij- / Mi, J them; 2- j variables, and respectively; 1 I and Xj are the binary variables j of the values of X according to the recurrence relation (1) according to the reintegrated calculator works as follows.  Shift register 1 contains n −1 bit ri complemented by a delay element 30 to n bits.  Register 1 on bus 35 is written in a forward or additional code if Vi.   Oh, the sequential-binary binary code of the initial condition V.  In registers 2 and 3 of the shift, each containing 2n-1 bits each, write on buses 36 and 37 consecutive n -1-bit binary codes of the absolute values of the initial conditions of 1 ×. 2 I, respectively.  I.  The registers 4 and 5 of the shift, each containing 2 G), each are recorded on buses 38 and 39 consecutive P-times regular binary codes of coefficients A, B and C, D, respectively.  .  The signs of the coefficients A, B, C and D are written over the 6O bus to the four-bit register 47 of the character block 11 (FIG.  2) The sign of the initial conditions and recorded on the bus 59.  in a two-register register 46 block 11 characters. - The sign of the initial condition K is written over the bus 58 for the first bit of the two-bit register 45 of the block 11 characters.  Clock generator 4O (FIG. 2, synchronization unit 12 generates at its gear output a sequence of impulses of frequency f which enters the synchronization input of shift registers 1-5, is also divided by divider 41 ti times and then delayed by delay element 42 by one clock period.  The sequence of frequency pulses f fn, the output of the divider 41 (the second output of the synchronization unit 12 sets the n-cycles of the device, and the sequence of pulses at the output of the delay element 42 (the fifth output of the synchronization unit 12 synchronizes the first cycles of the device with a period of nff.  .  A trigger 43 with a counting input performs a division into two frequencies w 1 of the QD sequence of pulses of the delay element 42, forming a sequence of frequency pulses f / 2n at the third output of the synchronization unit 12.  This sequence of pulses is divided by divider 44 n −1 times, at the output of which (fourth output of syn. 12 block) a sequence of pulses of frequency / 2n (n-1) is formed, the follow-up period of which determines the computation time in one step.  In the initial state, the triggers 13-16 are in the zero state.  The computations begin after the trigger 14 is set to an effective state by the pulse of the fourth output of the synchronization unit 12.  The direct output signal of the trigger 14 opens the elements And 19 and 20, and the signal of its inverse output closes the elements And 17, 18, 21 and 22.  The binary code of the initial unit U- starts with the least significant bit, is shifted from register 1 through the AO delay element by one cycle, the additional code generation unit 8, the AND 19 and OR 28 elements to the register 2, in which the binary code of the initial condition is shifted at this time of the higher bits in the n-1 lower bits.  The additional code generation unit 8 is controlled by the signal of the second output of the character block 11 so that the direct or additional code is passed into the direct code.  Thus, the binary bits in register 2 are written in binary.  The absolute value code of the 1U I, Cigaal junior bit I value from the output of the OR 28 element is fed to the first input of the AND 24 element, the second input of which receives the fifth output pulse of the synchronization unit 12.  In the case of a single signal of the lower order, da da velichin1 | Y | I®mentI 24Sraba-; The pulse of the fifth output of the synchronization unit 12 sets the trigger 15 to the one state.  Bus 32 is received sequentially, starting with the small one; our bit, the SINNALS of the binary code of the absolute value of the input, which, through the AND 2O and OR 29 elements, are written to the 13i0 higher bits of the register 3, In register 3, at this time the binary code of the initial condition | Xi I shifts from the highest order of the series to the h -1 lower order bits.  The sign signal of the input quantity X is recorded on the bus 31 into the first bit of the shift register register 45 of the sign unit 11 by the pulse of the fourth output of the synchronization unit 12, which shifts the sign of the initial condition of the X value from the first bit of the register 45 to the second bit.  The signal of the least significant value from the output of the element OR 29 is fed to the first input of the element AND 26.  fi in the case of a single signal of a lower bit of magnitude, the element AND 26 triggers on the pulse of the nth output of the synchronization block 12 and the trigger 16 is set to single. state, Triggers 15 and 16 in one state open the elements And, 25 respectively, through which from the outputs of registers 4 and 5 sequentially, starting From the lower bits, the binary codes of the coefficients A and are shifted. With correspondingly, the Coefficient A is fed through the block 9 of forming the additional code to the first input of the adder 7 in the forward or.  additional code depending on the sign of the product AV. | the signal of which acts on the second output of the block 11 characters.  Signal of the sign of the value of the number ;.  Formed by the element EXCLUSIVE OR 50, the inputs of which receive signals of the outputs of the first bits of registers 46 and 47, where the signs of the quantities and A are stored, respectively.  The sign of the sign of the value L 1 from the output of the element SPARKS OR 5O EXPOSED goes through the elements AND 54 OR 56 to the bus 62 of the second output of the block 11 characters.  S.  Coefficient C arrives through the bca 10 to form an additional code at the second input of the adder 7 in the forward or additional code, depending on the sign of the product C X, the signal of which is formed by the EXCLUSIVE OR 48, element. The inputs of which receive a signal sign of the magnitude of X. the output of the first bit of register 45 and the sign signal of the coefficient C from the output of the third bit of register 47 block 11 characters.  The sign signal of the value of СХ with BI of the element's travel is EXCLUSIVE OR 48 through the element AND 52, opened by the signal of the investment output of the trigger 43, and the element 0514 OR 57 is fed to the third output of the block 11 of the sign.  Thus, at the inputs of the sequence.  One-bit binary adder 7 is received in a forward or additional code sequentially in time, starting with the least significant bit, binary codes of coefficients A and C, the algebraic sum of which goes to the second input of the serial binary adder 6.  At this time, at the first input of the adder 6 a logical zero signal acts, since the elements And 17 and 18 are closed by the inverse-output signal of the trigger 14.  The algebraic sum of the A and C coefficients from the output of the one-bit sequential adder 6 is written, starting with the least significant bit, into register 1.  After p clocks after the trigger 14 is set to one, the triggers 14-16 are reset to the zero state by the pulse of the second output of the synchronization unit 12.  The trigger 14 in the zero state closes the AND 19 and 20 elements with a direct signal. output and opens the elements And 17, 18, 21 and 22 signal inverse output.  Elements 21k 22 connect the outputs of registers 2 and 3 to their inputs, respectively.  Circuit codes in the shift registers 2 and 3 are closed through the elements And 21 n 22, respectively.  Element And 18, open signals inverse outputs of the flip-flops 13 and 14, connects the output of the register 1 through the delay AOR element to the first input of the adder 6, which provides for the next it.  cycles input on the first input of the adder 6 of the binary code of the algebraic sum of the coefficients A to Yu. In the next clock cycle, after the trigger 14 returns to the zero state, the outputs of registers 2 and 3 shift the lower bits of the values 1. 2 I and I, respectively.  In the case of unit codes in the lower bits of the IY values. JI, 2 and 1X C | elements.  Both 24 and 26 are triggered by the impulse of the fifth output of the synchronization unit 12, which leads to the installation of the flip-flops 15 and 16, respectively, in a single state.  The direct outputs of the flip-flops 15 and 16 open the AND 23 and 25 elements, respectively, through which the binary codes of the 94Felinees B and 13 are shifted from the outputs of registers 4 and 5, respectively.  The binary codes of the coefficients B1 and 1) are transformed by corresponding blocks of the form for additional code 9 and 1O and are received sequentially starting from the least significant bit, in the forward or additional code, to the inputs of the adder 7.  The conversion control by the additional code formation units 9 and 10 is performed by the signals of the second and third outputs of the character block 11, respectively.  The product sign signal BY, O is formed by the EXCLUSIVE OR 51 element, the inputs of which receive the BTOf & ix bits of registers 46 and 47 of the 11-character block, where the signs of values B are stored, respectively.  With the release of the item EXCLUSIVE AND LIE.  51, the sign signal of the value through the elements AND 55, OR 56 is fed to the bus 62 of the second output of the block 11 characters.  Sign of the product's sign BX - the elements EXCLUSIVE OR 49 are formed by the signals of the outputs of the second and fourth bits of registers 45 and 47 of the block 11 of the sign.  From the output of the EXCLUSIVE OR 49 element, the sign of the product 1) X- is read through the elements AND 53, OR 57 to the bus 63 of the third output of the block 11 characters.  Direct or additional code of the algebraic sum of the coefficients of B. The 3D from the output of the adder 7 is fed to the second input of the adder 6, to the first input of which from the output of register 1 through the element 30 delay}, the element And 18 and OR 27 shifts the binary code of the algebraic sum of the coefficients A and C.  From the output of the adder 6, the binary code of the algebraic sum of the coefficients A, B, C, and D is written to register 1.  Thus, for 2 n cycles after the start of the calculations, the register 1 accumulates the algebraic sum of the coefficients A, B, C and D, after which the trigger 13 is set to one state by the pulse of the third output of the synchronization unit 12.  The trigger 13 in the single state opens the AND 17 element with a direct output signal and blocks the AND 18 element with the inverse output signal.  Element I 17 connects the output of register 1 to the first input of adder 6 to the moment of shift from the output of register 1 of the second bit of the algebraic sum of the coefficients A, B, C and B. At this time, from the outputs of registers 2 and 3 the second bits of the values of Q are shifted. -.  1 and, respectively.  In the case of a single "CH at X codes 0516.  in the second bits of the values (V | and C, elements AND 24 are triggered at 26, the output signals of which set the triggers 15 and 16 to one state.  Binary codes of the product of the coefficients A and C into binary variables of the second bits of the values of IY.  I and | X (respectively, are converted into a direct or additional code by blocks 9 and 1-O, respectively, and then summed by adder 7, the sum signal of which is summed by adder 6 with the binary code of the algebraic sum of the coefficients A, B, C and D shifted from the register output 1, starting with the second bit.  Therefore, the installation of the trigger 13 in the single State leads to a shift by one bit of the accumulated sum of the coefficients in the register 1, thus ensuring the execution of multiplication operations by two.  After p clock cycles after setting the trigger -13 to one state, the signal of the second output of the synchronization unit 12 returns the trigger 13 to the zero state, in which the register output 1 is enabled by the 18 output of the register 1 through the delay time T0 element to the first input of the adder 7.  At this time, the second input of the adder 6 from the output of the adder 7 enters the binary code of algebraic, the sum of the product of the coefficients B and D and the binary variables of the second bits of the values of them, respectively, which is formed in the same way as in the previous h cycles , coefficients A and C on binary variables of the second bits of the values | VI, respectively.  The adder 6 sums the accumulated sum of the coefficients in register 1 with the algebraic sum of the coefficients B and 33 by the binary variables of the second bits of the values IV and | X, respectively, and the result of the sum is written to register 1.  Further calculations in the integro-differential calculator are performed in a similar way.  Every 2p clock cycle in the ring registers 2 and 3, containing 2n-1 bit, the output signals shift relative to the output signals of synchronization unit 12, which leads to a coincidence at the inputs of elements 24 and 26 with the pulse of the fifth output of synchronization unit 12 bits of values, IXil 10 fX. , | a switch between trigger and gz of the register 1 register with bits and bits (from the output of delay element 30) to n. The -l bit (from the output of register 1) provides a total of 1 in one register relative to the output signals of the synchronization unit 12.  After 2n (lT-l), the clock after the start of the subtract in register 1 is accumulated, in the forward code the additional code of the high-order bits is output. The sign | G1 chV bit from which the output of the adder 6 enters the second input of block 11 characters (bus 61) and Jc is moved by the signal acting on 66 of the synchronization unit 12, for the first bit of the shift register 46, from the first bit into which The time in the second bit shifts the sign of the magnitude. To the msment of the beginning of the calculations at the second step, the -1 most significant bits of registers 2 and 3 contain binary codes of greatness, respectively, you CHOOSE at the second step and the subsequent steps are performed similarly. at once, but with new initial conditions,; which are formed mathematically in the previous step of the calculations.  Technical and economic advantages of the proposed integro-differential calculator are. in expanding its functionality, since the proposed integro-differential calculator allows the implementation of integro-differential transformations as a first, hook and second order depending on the choice of the A, B, C, and B parameters and the setting of the integrated integrative calculator.  The prototype of the proposed integro-differential and digital number performs only first-order integro-dual transformations.  The proposed integrated-differential) 1st calculator can also be used for linear integro-differential transformations of any order, for which it is necessary to represent this transformations -.  Understanding the form of an elementary transfer function according to the table, calculate their parameters and initial conditions and connect in series a series of identical and integral-differential calculators.  In this case, the output buses 33 34 of each previous and differential-differential 1-digit number are connected respectively to the input buses 31 and 32 of the subsequent integral-differential calculator.  Moreover, syn: 14} onisation of the work of the whole number of several identical integro-differential calculators,. each implementing its own transfer function is carried out from the same synchronization unit 12 and in this case no additional equipment costs are required.

Claims (1)

ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ, содержащий регистр результата, первый и второй регистры коэффициентов, регистр функции, блока знака, блок синхронизации, первый и второй сумматоры, три блока формирования дополнительного кода, три элемента ИЛИ, Десять элементов И, элемент задержки и четыре триггера, причем установочные входы регистра результата подключены к первой группе установочных входов вычислителя, выход регистра результата подключен к первому входу первого элемента И и через элемент задержки - к первому входу второго элемента И и информационному входу первого блока формирования дополнительного кода, выход которого соединен с информационным выходом вычислителя и первым входом третьего элемента И, выходы первого и второго элементов И подключены к первому н второму входам первого элемента ИЛИ соответственно, выход которого соединен с первым входом первого сумматора, выход которого соединен с входом последовательного ввода информации регистра результата и первым входом блока знака, первый выход которого подключен к управляющему входу первого й второго блоков формирования дополнительного кода, второй выход блока знака подключен к управляющему входу третьего блока формирования дополнительного кода, третий выход блока знака - к выходу знака вычислителя, выходы второго и третьего блоков формирования дополнительного кода подключены к первому и второму входу второго сумматора соответственно, выход которого соединен с вторым входом первого сумматора, второй вход, блока знака . соединен с входом знака начального значения вычислителя, первый выход блока синхронизации соединен с третьим входом блока знака, второй выход блока синхронизации соединен с входами установки в ноль первого, второго, третьего и четвертого триггеров, третий выход блока синхронизации соединен с входом установки в единицу первого триггера, прямой выход этого триггера - с вторым входом первого элемента И, а инверсный - с вторым входом второго элемента И, четвертый выход блока синхронизации соединен с входом установки в единицу второго триггера, прямей выход которого соединен с первым входом четвертого элемента И и вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход второготриггера соединен с третьими входами первого’ и второго элементов И и первыми входами пятого й шестого элементов И, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ, второй вход четверAn INTEGRO-DIFFERENTIAL CALCULATOR, comprising a result register, first and second coefficient registers, a function register, a sign block, a synchronization block, first and second adders, three additional code generation blocks, three OR elements, ten AND elements, a delay element and four triggers, the installation inputs of the result register are connected to the first group of the installation inputs of the calculator, the output of the result register is connected to the first input of the first AND element and through the delay element to the first input of the second element And the information input of the first block for generating an additional code, the output of which is connected to the information output of the computer and the first input of the third AND element, the outputs of the first and second elements AND are connected to the first and second inputs of the first OR element, respectively, the output of which is connected to the first input of the first adder, the output of which is connected to the input of the serial input of the result register information and the first input of the sign block, the first output of which is connected to the control input of the first th second block in the formation of the additional code, the second output of the sign block is connected to the control input of the third block of the formation of the additional code, the third output of the sign block is connected to the output of the sign of the computer, the outputs of the second and third blocks of the formation of the additional code are connected to the first and second input of the second adder, respectively, the output of which is connected with the second input of the first adder, the second input, sign block. connected to the input sign of the initial value of the calculator, the first output of the synchronization unit is connected to the third input of the sign unit, the second output of the synchronization unit is connected to the inputs of the zero, first, second, third and fourth triggers, the third output of the synchronization unit is connected to the installation input to the unit of the first trigger , the direct output of this trigger is with the second input of the first And element, and the inverse is with the second input of the second And element, the fourth output of the synchronization unit is connected to the installation input to the unit of the second trigger a, the direct output of which is connected to the first input of the fourth element And and the second input of the third element And, the output of which is connected to the first input of the second OR element, the inverse output of the second trigger is connected to the third inputs of the first 'and second elements And and the first inputs of the fifth sixth and , the output of the fifth AND element is connected to the second input of the second OR element, the second input is four SU „.,1007105 того элемента И подключен к входу значений функции вычислителя, выход ЭТОГО! элемента И подключен к первому входу третьего элемента ИЛИ, к второму входу которого подключен выход ^шестого элемента И, выход третьего элемента ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого соединены с второй группой установочных входов вычислителя, установочные входы первого регистра коэффициентов подключены к третьей группе установочных входов вычислителя, выход этого регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен с информационным входом второго блока формирования дополнительного кода, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, установочные входы второго регистра коэффициентов подключены к четвертой группе установочных входов вычислителя,- выход этого регистра соединен с его входом последовательного ввода информации и первым входом девятого элемента И, выход которого соединен с информационным входом третьего блока формирования дополнительного кода, пятый выход блокаSU „., 1007105 of that element AND is connected to the input of the values of the function of the calculator, the output of THIS! AND element is connected to the first input of the third OR element, to the second input of which the output ^ of the sixth AND element is connected, the output of the third OR element is connected to the input of the serial input of the function register information, the setting inputs of which are connected to the second group of the setting inputs of the calculator, the setting inputs of the first register of coefficients connected to the third group of installation inputs of the calculator, the output of this register is connected to its input of serial input of information and the first input of the seventh element And, you One of which is connected to the information input of the second block for generating an additional code, the output of the second OR element is connected to the first input of the eighth element And, the installation inputs of the second register of coefficients are connected to the fourth group of installation inputs of the calculator, the output of this register is connected to its input of serial input of information and the first the input of the ninth element And, the output of which is connected to the information input of the third block for generating an additional code, the fifth output of the block Iсинхронизации соединен с вторым входом восьмого элемента И и первым входом десятого элемента И, выход восьмого элемента И соединен с входом установки в единицу третьего триггера, выход 4 которого соединен с вторым входом седьмого элемента И, выход десятого элемента И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом девятого элемента И, шестой выход блока синхронизации подключен к входам синхронизации регистра результата, регистра функции, первого и второго регистров коэффициентов, седьмой и восьмой выходы блока синхронизации соединены соответственно с· четвертым и пятым входами блока знака, отличающийся тем, что, с целью расширения функциональных возможностей за счет вычисления преобразований второго порядка, в него введен регистр промежуточный результатов, установочные входы которого подключены к пятой группе установочных входов вычислителя, вход последовательного ввода информации регистра промежуточных результатов подключен к выходу второго элемента ИЛИ, выход эуого регистра соединен с вторым входом пятого элемента И, а вход синхронизации подключен к шестому выходу блока синхронизации, выход третьего элемента ИЛИ соединен с вторым входом десятого элемента И, выход регистра функции соединен со вторым входом шестого элемента И.I synchronization is connected to the second input of the eighth element And and the first input of the tenth element And, the output of the eighth element And is connected to the installation input to the unit of the third trigger, the output 4 of which is connected to the second input of the seventh element And, the output of the tenth element And is connected to the installation input to the unit of the fourth a trigger whose output is connected to the second input of the ninth element And the sixth output of the synchronization unit is connected to the synchronization inputs of the result register, function register, first and second coefficient registers, seventh the second and eighth outputs of the synchronization block are connected respectively to the fourth and fifth inputs of the sign block, characterized in that, in order to expand the functionality by calculating second-order transformations, an intermediate register of results is introduced into it, the installation inputs of which are connected to the fifth group of installation inputs of the calculator, the input of the serial input of the register of intermediate results is connected to the output of the second OR element, the output of this register is connected to the second input of the fifth cient And a clock input connected to a sixth output of the synchronization unit, an output of the third OR gate is connected to the second input of the tenth AND gate, the function register output is connected to the second input element of the sixth I.
SU813282173A 1981-04-17 1981-04-17 Integro-differential computer SU1007105A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813282173A SU1007105A1 (en) 1981-04-17 1981-04-17 Integro-differential computer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813282173A SU1007105A1 (en) 1981-04-17 1981-04-17 Integro-differential computer

Publications (1)

Publication Number Publication Date
SU1007105A1 true SU1007105A1 (en) 1983-03-23

Family

ID=20955720

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813282173A SU1007105A1 (en) 1981-04-17 1981-04-17 Integro-differential computer

Country Status (1)

Country Link
SU (1) SU1007105A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Вычислительна техника. Справочник под ред. Г. Д. Хаски и Г. А. Корна. Т. 1, М.-Л., Энерги , 1964, с. 63-71. 2.Неслуховский К. С. Цифровые диффере нциал ьвые анализа торы. М,, М ашиностроение, 1968, с. 84, рис. 15. 3.Авторское свидетельство СССР по за вке № 2895320/18-24, кл. Р 7/64, 18.О3.8О (прототип). *

Similar Documents

Publication Publication Date Title
SU1007105A1 (en) Integro-differential computer
SU1020823A1 (en) Integro-differential calculator
SU960813A1 (en) Integral differential calculator
SU1108445A2 (en) Integrodifferential analyser
SU1056130A2 (en) Numerical controller
SU1226449A1 (en) Function generator
SU1228286A1 (en) Function generator converting frequency to number
SU1734212A1 (en) Device for computing of modulo @@@+1 reminder
SU884151A1 (en) Pulse counter
SU1073766A1 (en) Orthogonal signal generator
SU1756887A1 (en) Device for integer division in modulo notation
RU1824631C (en) Device for generation of discrete orthogonal signals
SU1337990A1 (en) Frequency synthesizer
SU1686427A1 (en) Digital functional generator
SU805489A1 (en) Follow-up analogue-digital converter
SU1388997A1 (en) Residual class system code-to-position code converter
SU1624699A1 (en) Residue system code to positional code converter
SU974336A1 (en) Digital control
SU1008732A1 (en) Multiplication device
SU1432514A1 (en) Arrangement for shaping broad-band random process
SU524202A1 (en) Device for solving algebraic equations
SU763904A1 (en) Matrix microprocessor
SU960807A2 (en) Function converter
SU842829A1 (en) Device for computing walsh function spectrum
SU1751777A1 (en) Device for computing roots