Claims (2)
Наиболее близким техническим решением к предлагаемому вл етс цифровой регул тор, содержащий блок настройки , состо щий из первого и второго регистров, блок знака, первый, элемент И, второй элемент И, последовательно соединенные блок .синхронизации, третий элемент И, первый триггер, четвертый элемент И, первый блок дополнительного кода, первый сумматор, второй сумматор, третий регистр,элемент задержки, второй блок дополнительного кода, п тый элемент И, первый элемент -ИЛИ, четвертый регистр, шестой элемент, последовательно соединенные седьмой элемент И, второй триггер , восьмой элемент И, третий блок дополнительного кода, последовательно соединенные третий триггер, дев тый элемент И, второй элемент ИЛИ, последовательно соединенные чет.вертый триггер, дес тый элемент И, третий элемент ИЛИ, п тый регистр, второй вход которого соединен со входами первого, второго, тре397 тьего, четвертого регистров и. шестым выхол.ом блока синхронизации, первый ыход которого соединен со вторыми входами первого, второго, третьего триггеров, второй выход - с первым входом седьмого элемента Н, третий выход - с первым входом третьего три гера, четвертый выход - со вторьм входом четвертого триггера, п тый вы ход - с третьим входом блока знака, второй выход которого соединен со вторыми входами первого и второго блоков дополнительного кода, третий выход - со вторым входом третьего блока дополнительного кода, второй вход - с выходом .второго сумматора, второй вход которого соединен с выхо дом второго элемента ИЛИ, второй Bxo которого соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторым входом п того элемента И, второй выход - с первым входом второго элемента И, третьим .входом дев того элемента И и вторым входом шестого элемента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход которого соединен со вторым входом третьего элемента И, цыход второго элемента И соединен со вторым входом третьего элемента ИЛИ, выход третьего блока дополнительного кода соединен со вторым входом первого сумматора , выход первого регистра соединен с его первым входом и BTopftiM входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего регистра соединен с третьим входом дев того элемента И 2 . Недостатками известного устройства вл ютс относительна сложность и возможность формировани законов уп равлени только первого пор дка, что ограничивает его функциональные возможности . Цель изобретени - упрощение и рас ширение функциональных возможностей. Поставленна цель достигаетс тем что п устройстве выход третьего элемента ИЛИ соединен со вторым входом седьмого элемента И, выход п того регистра соединен со вторым входом второго элемента И, первый выход блока синхронизации соединен с первым входом четвертого триггера, второй выход которого соединен с третьим входом первого элемента И. На фиг. 1 изображена структурна схема цифрового регул тора; на фиг.2 структурна схема блоков знака и синхронизации. Цифровой регул тор содержит блок настройки 1, состо щий из двух регистров 2 и 3, три регистра +-6, два сумматора 7 и 8, блок знака 9, блок синхронизации 10, три блока дополнительного кода 11-13, четыре триггера 1}-17, элемент задержки 18, три элемента ИЛИ 19-21 , дес ть элементов и 22-31. Цифровой регул тор имеет две входные иины 32,и 33 и две выходные шины 3 и 35, а также шины 36-38 ввода данных В регистры 1-3 соответственно и шины 39 и kQ ввода данных в ре|гистры 30 и 31 блока настройки 6. Блок знака 9 (фиг. 2) содержит два двухразр дных регистра сдвига М и , четырехразр дный статииеский регистр A3, четыре элемента ЛСКЛЮЧАЮЩЕП Ит1 tA-t7, четыре элемента И , два элемента ИЛИ 52 и 53, две входные шины 32 и 5, три выходные шины З, 55 и 5б, три шины 57-59 ввода данных в регистры А соответственно. Шины 32 и 5 вл ютс первым и вторым входами, а шины 3, 55 и 5б - первым, вторым и третьим выходами блока знака 7 соответственно . Блок синхронизации 10 (фиг. 2) содержит генератор тактовых импульсов 60, делитель частоты б1, элемент задержки 62, триггер 63 со счетным входом, делитель частоты 6, шины 65-69, вл ющиес первым, вторым, третьим, четвертым и шестым выходами блока синхронизации 10 соответственно. Цифровой регул тор вырабатывает регулирующее воздействие дл каждого 1-го цикла управлени согласно рекуррентному соотношению .ЛУ...6 2 - .-де У-{ ,Х;.1 У1-г значени регулирующего воздействи на i, i-1, -2 циклах управлени ; Х ,Х.1- значени рассогласовани на i и 1-1 циклах управлени ; 597 А,В,С и О - посто нные коэффициен ты, значени которых завис т от вида закона управлени или пере даточной .функции регул тора , шага кваНтовани по времени, коэффициента усилени и посто нных времени. Настройка цифрового регул тора осу ществл етс заданием посто нных коэффициентов А,В, С иВ и начальных условий У:;. Соотноиение (1) дл двоичных переменных принимает следующий вид .. . у j-f/ V. . -tSY. „+СХ. .4D)C-; .)(2 i J двоичные переменные ffl V j разр да величин У. ,и У, „соответственJ ; V V Д „ ,„ г,« ..1,.. Xi ; и Х; : - двоичные переменные п.о.ап. аопь,ими, У, j разр да величин Х; и Х.сбответственнр. Настройка цифрового регул тора выполн етс следуюцим образом. Регистр сдвига содержит п-1 разр д и дополн етс элементом задержки 16 до п рпзр дов. В регистр k по шине 36 записывают в пр мом или дй полнительном коде, если У., О, после довательный п разр дный двоичный код начального услови У. В регистры сдвига 5 и 6, содержащие по 2 11-1 разр д каждый, записыва ,ют по шинам 37 и 38 последовательные п-1 разр дные двоичные коды абсолютных значений начальных условий У1-2 и 1X.1 соответственно. Если значени начальных условий рассогласовани и управл ющего воздействи не нулевые, то они ввод тс , например, от цифревой-вычислительной машины централизованного управлени . В регистры сдвига 2 и 3 блока,настройки 1, содержащие по 2i разр дов кажд})|й, записывают по шинам 39 и tO например, от цифровой вычислительной машины централизованного управлени последовательные п-разр дные двоичные коды коэффициентов А, В и С, D соответственно, которые соответст вуют требуемому закону управлени . Знаки коэффициентов А, В, С и fi записываютс по шине 59 в четырТехразр дный регистр k3 блока знака 9 64 ( фиг. 2). Знаки начальных условий У-, и У. записываютс по шине 57 в двухразр дный регистр 1 блока знака 9. Знак начального услови Х.записыввётс по шине 58 в первый разр д двухразр дного регистра k2 блока знака 9. Цифровой регул тор работает следующим образом. Генератор тактовых сигналов 60 (фиг. .) блока синхронизации-10 вырабатывает на его шестом выходе последовательность импульсов частоты €, котора поступает на входы синхронизации 2 регистров сдвига 2-6, а также делитс делителем 61 вп раз и затемзадерживаетс элементом задержки 62 на один период тактовой частоты. Последовательность импульсов частоты /п на выходе делител 61 (первый ход блока синхронизации 10) задает ые такты работы устройства, а последовательность импульсов на выходе элемента задержки 62 (второй выход блока синхронизации 1П) синхронизи РУет первые такты работы устройства с периодом n/f. Триггер 63 со счетным входом выполн ет деление на два частоты выходной последовательности импульсов элемента задержки 62, формиру последовательность импульсов частоты f/2п, на третьем выходе блока синхронизации 10. Эта последовательность импульсов делитс делителем 64 в п-1 раз, на выходе которого (четвертый выход блока синхронизации 10) Формируетс последовательность импульсов частоты f/2 п (,п-1), период следовани которой определ ет врем одного управлени . В исходном состо нии RS триггеры Й-17 наход тс в нулевом состо нии. Цикл формировани сигнала управлени ... начинаетс после установки триггера 1 7 в единичное состо ние импульсом с четвертого выхода блока синхрони зации 10. Сигнал пр мого выхода 1 триггера 17 открывает элементы И 29 и 31 а сигнал его инверсного выхода 2 закрывает элементы И 22, 23, 28 и,30. Двоичный код начального услови y,;j, начина с младшего разр да, сдвигаетс из регистра через элемент задержки 18 на один такт, блок дополнительного кода 13, элементы И 31 и ИЛИ 21 в регистр 5, в котором в это врем двоичный код начального уело797 33 ВИЯ сдвигаетс из старших разр дов в п-1 младшие разр ды. Блок дополнительного к©да 13 управл етс сигналом второго выхода блока знака 9 так, что код пропуска- 5 етс без изменени , а дополнительный код регистра А преобразуетс в пр мой код. Таким образом, в и старшие разр ды регистра 5 записываетс двоичнй код сзбсолютиой величиныНачального -О услопи lyi-ii. . Сигнал младшего разр да величины с выхода элемента ИЛИ 21 поступает на второй вход элемента И 25, на первый вход которого поступает им-5 пульс второго выхода блока синхронизации 10. О случае единичного сигнала младшего разр да величины I У.1элемент И 25 срабатывает и импульс второго выхода блока синхронизации 10 20 устанавливает триггер 15 в единичное состо ние. По шине 33 поступают последовательно , начина с младшего разр да, си1- налы двоичного кода абсолютного зна- 25 чени входной величины , которые через элементы И 29 и ИЛИ 20 записываютсл в п старших разр дов регистре 6. В регистре 6 в это врем двоичный код начального услови Х|,1сдви- 30 гаетс из старших разр дов в п-1 младшие разр ди. Сигнал знака входной величины Х записываетс по шине 32 в первый разр д регистра сдвига 42 блока знака 3 по импульсу четвертого выхода блока синхронизации 10, которыи осуьчествл ет сдвиг знака начального услови величины Х.из первого разр да регистра во второй разр д. Сигнал младшего разр да величины iXi I с выхода элемента ИЛИ 20 поступает на второй вход:элемента И 2. В случае единичного сигнала младшего разр да величины I Х I элемент И 2k ера батыпает по импульсу второго выхода блокл синхронизации 10 и триггер 16 устанавливаетс в единичное состо ние . . Триггеры 15 и 16 в единичном состо нии открывают.элементы И 2б и 27 соответственно, через которые .с выходов регистров 2 и 3 блока настрой ки 1 последовательно, начина с младших разр дов, сдвигаютс двоичные коды коэффициентов А и С соответственно Коэффициент А поступает чер.ез блок дополнит.ельногб кода 11 на первый вход сумматора Пив пр мом или дополни8 тельном коде в зависимости от знака произведени А , сигнал которого действует на втором выходе блока знака 9. Сигнал знака величины А У.формируетс элементом ИСКЛЮЧАЮ1НЕЕ ИЛИ -t, на входы которого поступают сигналы выходов первых разр дов регистров и АЗ, где хран тс знаки величин У/ц./ и А соответственно. Сигнал знака величины А ,с выхода элемента ИСКЛЮЦАЮГ1ЕЕ ИЛИ kk поступает череззлементы И i8 ИЛИ 52 на шину 55 второго выхода блока знака 9. Коэффициент С поступает через блок дополнительного кода 12 на второй вход сумматора 8 в пр мом или дополнительном коде в зависимости от знака произведени С Х , сигнал которого формируетс элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на входе которого поступает сигнал знака величины Х х с выхода первого разр да регистра k2 и сигнал знака коэффициента Г, с выхода третьего разр да регистра 43 блока знака 9. -Сигнал знака величины С Х,- с выхода элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 46 через элемент И 50, открытый сигналом инверсного выхода триггера 63, и элемент ИЛИ 53 поступает на третий выход блока знака 9. Таким образом, на входы последовательного одноразр дного двоичного сумматора 8 поступают в пр мом или дополнительном коде последовательно во времени , начина с младшего разр да, двоичные коды коэффициентов .А и С, алгебраическа сумма которых поступает на первый вход последовательного одпоразр дного двоичного сумматора 7. В это врем на втором входе сумматора 7 действует сигнал логического нул , так как элементы И 22 и 23 закрыты сигналом инверсного выхода 2 триггера 17. Алгебраическа сумма коэффициентов А и С с выхода одноразр дного последовательного сумматора 7 записыеаетс , начина с младшего разр да, в регистр k. Спуст п тактов после установки триггера 17 в единичное состо ние триггеры 15-17 сбрасываютс в нулевое состо ние импульсом первого выхоА блока синхронизации 10. Триггер 17 S нулевое состо ние закрывает элементы И 29 и 31 сигналом пр мого выхода 1 и открывает элементы И 22, 23, 28 и 30 сигналом инверсного выхода 2. Элементы И 28 и 30 подключают выходы регистров 5 и 6 к их входам соответственно . Цепи циркул ции кодов в регистрах сдвига 5 и 6 замыкаютс .через элементы И 28 и И 30 соответствен но. Элемент Н 23, открытый сигналами инверсных выходов 2 триггеров 14 и 17 подключает выход регистра 1 через эле мент задержки 18 ко второму входу сум матора 7, что обеспечивает в течение следующих и тактов поступление на второй вход сумматора 7 двоичного кода алгебраической суммы коэс Лициентов Л + С. В следующем такте после возврата триггера 17 в нулевое состо ние с выходов регистров 5 и 6 сдвигаютс младиие разр ды величин I .,1и соответственно. В случае единичных кодов в младших разр дах величин I Х,1элементы И 25 и 2 срабатывают по импульсу второго выхода блока синхронизации 10 что приводит к установке триггеров 15 и 16 соответственно в единичное состо ние . Сигналы пр мых выходов три|- геров 15 и 16 открывают соответственн элементы И 26 и 27, через которые с выходов регистров 2 и 3 блока настройки 1 сдвигаютс двоичные коды ко эффициентов В и Д соответственно. Дво ичные коды коэйЛициентов В и Д преобразуютс соответствующими блоками дополнительного кода 11 и 12 и поступают последовательно, начина с младшего разр да, в пр мом или дополнительном коде на входы сумматора 8. Управление преобразованием блоками дополнительного кода 11 и 12 осущестпл етс по сигналам второго и тре тьего выходов блока знака 9 соответственно . Сигнал знака произведени В У,- формируетс элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 45, на входы которого поступают выходы вторых разр дов регистров 41 и 43 блока знака 9, где хра ,н тс знаки величин X.j соответственно . С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 45 сигнал знака величины В у. ,j, черезэлементы И 49, ИЛИ 52 поступает на шину 53 второго выхода блока знака 9. Сигнал знака произведени Д Xi-i формируетс элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 47 по сигналам выходов второго и четвертого разр дов регистров 42 и 43 блока знака 9- С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 47 сигнал знака произведени Д (Считываетс через элементы И 51, ИЛИ 53 на шину 56 третьего выхода блока знака 9Пр мой или дополнительный код алгебраической суммы коэффициентов В и Д выхода сумматора 8 поступает на первый вход сумматора 7, на второй вход которого с выхода регистра 4 через элемент задержки 18, элементы И 23 и ИЛИ 19 сдвигаетс двоичный код алгебраической суммы коэффициентов А и С, с выхода сумматора 7 двоичный код алгебраической суммы коэффициентов А, В, С и Д записываетс в регистр 4. Таким образом, за 2п тактов после начала цикла в регистре 4 накапливаетс алгебраическа сумма коэффициентов А, В, С и Д, после чего триггер 14 .устанавливаетс в единичное состо ние импульсом третьего выхода блока синхронизации 10. Триггер 14 в единичном состо нии открывает сигналом пр мого выхода 1 элемент И 22 и блокирует элемент И 23 сигналом инверсного выхода The closest technical solution to the proposed is a digital controller containing a tuning unit consisting of the first and second registers, the sign unit, the first, the AND element, the second And element, the synchronization block connected in series, the third And element, the first trigger, the fourth element I, the first block of the additional code, the first adder, the second adder, the third register, the delay element, the second block of the additional code, the fifth element And, the first element -OR, the fourth register, the sixth element, are connected in series e the seventh element AND, the second trigger, the eighth element AND, the third block of the additional code, the third trigger, the ninth AND member, the second OR element, the fourth fourth, And, the third element, the third OR element, the fifth register whose second input is connected to the inputs of the first, second, third, fourth, and registers. the sixth output of the synchronization unit, the first output of which is connected to the second inputs of the first, second, third triggers, the second output to the first input of the seventh element H, the third output to the first input of the third three heres, the fourth output to the second input of the fourth trigger, the fifth output is with the third input of the sign block, the second output of which is connected to the second inputs of the first and second blocks of the additional code, the third output to the second input of the third block of the additional code, the second input to the output of the second adder, the second input Expensively connected to the output of the second OR element, the second Bxo of which is connected to the output of the first element AND, the first input of which is connected to the output of the delay element, the second input to the second output of the third trigger, the first output of the fourth trigger And, the second output is with the first input of the second element AND, the third input of the ninth element AND and the second input of the sixth element AND, the output of which is connected to the second input of the first element OR, the output of which is connected to the second input of the third element And, the output of the second element AND is connected to the second input of the third element OR, the output of the third block of the additional code is connected to the second input of the first adder, the output of the first register is connected to its first input and BTopftiM input of the fourth element And, the output of the second register is connected to its first input and the second input of the eighth element And, the output of the third register is connected to the third input of the ninth element And 2. The disadvantages of the known device are the relative complexity and the ability to form control laws of only first order, which limits its functionality. The purpose of the invention is to simplify and extend the functionality. The goal is achieved by the fact that in the device, the output of the third element OR is connected to the second input of the seventh element AND, the output of the fifth register is connected to the second input of the second element AND, the first output of the synchronization unit is connected to the first input of the fourth trigger, the second output of which is connected to the third input of the first element I. FIG. 1 shows a block diagram of a digital controller; 2 is a block diagram of the sign and synchronization blocks. The digital controller contains a setting unit 1, consisting of two registers 2 and 3, three registers + -6, two adders 7 and 8, a character block 9, a synchronization unit 10, three blocks of additional code 11-13, four triggers 1} 17, delay element 18, three elements OR 19-21, ten elements and 22-31. The digital controller has two input lines 32, and 33 and two output buses 3 and 35, as well as buses 36-38 of data entry B registers 1-3, respectively, and buses 39 and kQ of data input to registers 30 and 31 of tuner 6 The block of character 9 (Fig. 2) contains two two-bit shift registers M and, four-bit static register A3, four elements of LETTING It1 tA-t7, four elements And, two elements OR 52 and 53, two input buses 32 and 5, three output bus W, 55 and 5b, three bus 57-59 data entry registers A, respectively. Tires 32 and 5 are the first and second inputs, and tires 3, 55 and 5b are the first, second and third outputs of the sign block 7, respectively. The synchronization unit 10 (Fig. 2) contains a clock pulse generator 60, frequency divider b1, delay element 62, trigger 63 with a counting input, frequency divider 6, buses 65-69, which are the first, second, third, fourth and sixth outputs of the block synchronization 10 respectively. The digital controller generates a regulating action for each 1st control cycle according to a recurrent relation. LU ... 6 2 - .de V- {, X; .1 U1-g of the value of the regulating effect on i, i-1, -2 control cycles; X, X.1 - mismatch values on i and 1-1 control cycles; 597 A, B, C, and O are constant coefficients, the values of which depend on the type of control law or transfer function of the controller, the quantization step in time, the gain factor, and the constant time. The digital regulator is adjusted by setting constant coefficients A, B, C, and B and initial conditions Y:;. The relation (1) for binary variables takes the following form ... in j-f / v. -tSY. „+ СХ. .4D) C-; .) (2 i J binary variables ffl V j of the magnitude of the variables Y. and Y, "respectively; VV D", "g," ..1, .. Xi; and X;: - binary variables of p. O. they, Y, j bits of the values X; and X. concurrently. The digital controller is configured as follows.The shift register contains n-1 bit and is supplemented by a delay element 16 to pp. bus 36 is written in the forward or second code, if Y., O, the sequential bit is the binary code of the initial condition Y. In the shift registers 5 and 6, each containing 2 11-1 bits, they are written tire 37 and 38 consecutive n-1 bit binary codes of the absolute values of the initial conditions U1-2 and 1X.1, respectively. If the values of the initial conditions of the mismatch and the control action are not zero, they are entered, for example, from a centralized digital computer Shift registers 2 and 3 blocks, settings 1, containing 2i bits each}) | nd, are written over buses 39 and tO, for example, from a centralized control digital computer, consecutive n-bit binary codes of coefficients A, B and C, D respectively correspondingly to the required governing law. The signs of the coefficients A, B, C, and fi are written over bus 59 to the four-digit register k3 of the character block 9 64 (Fig. 2). The signs of the initial conditions Y and Y are recorded on bus 57 into a two-digit register 1 of the character block 9. The sign of the initial condition X. is written on bus 58 for the first time of the two-digit register k2 of the character block 9. The digital controller works as follows. The clock signal generator 60 (FIG.) Of the synchronization unit-10 generates at its sixth output a sequence of frequency pulses €, which is fed to the synchronization inputs of 2 shift registers 2-6, and is also divided by divider 61 times and then delayed by delay element 62 for one period clock frequency. The sequence of frequency pulses / n at the output of divider 61 (first run of synchronization unit 10) sets the device’s cycles of operation, and the sequence of pulses at output of delay element 62 (second output of synchronization unit 1P) synchronizes the first cycles of device operation with a period of n / f. A trigger 63 with a counting input divides the output pulse sequence 62 of the delay element 62 into two frequencies, forming a pulse sequence f / 2p at the third output of the synchronization unit 10. This pulse sequence is divided by divider 64 n-1 times, the output of which (fourth) output of the synchronization unit 10) A sequence of pulses of frequency f / 2 n (, n-1) is formed, the follow-up period of which determines the time of one control. In the initial state, the RS triggers H-17 are in the zero state. The control signal generation cycle ... begins after the trigger 1 1 is set to one state by a pulse from the fourth output of the synchronization unit 10. The direct output signal 1 of the trigger 17 opens And 29 elements 31 and the signal of its Inverse 2 closes And 22 elements 23, 28 and 30. The binary code of the initial condition y,; j, starting with the lower order bit, is shifted from the register through the delay element 18 by one clock cycle, the additional code block 13, the AND 31 and OR 21 elements to the register 5, in which at this time the binary code of the initial 797 The 33 VIA is shifted from the higher bits to the n-1 lower bits. The block additional to © 13 is controlled by the signal of the second output of the block of sign 9 so that the code is skipped without change, and the additional code of register A is converted into a direct code. Thus, the binary bits of the binary value of the initial value-0 condition ly-ii are written to the upper bits of register 5. . The low-order signal from the output of the OR 21 element is fed to the second input of the AND 25 element, the first input of which receives the 5 second pulse of the second output of the synchronization unit 10. About the case of a single low-order signal of the value of I U.1 element And 25, the pulse also operates The second output of the synchronization unit 10 20 sets the trigger 15 to one state. The bus 33 is received sequentially, starting with the least significant bit, the binary code of the absolute value of the input quantity, which, through the AND 29 and OR 20 elements, are written into the most significant bits of the register 6. In register 6 at this time, the binary code of the initial condition X |, 1shift-30, from the highest order bits to the n-1 least significant bit. The sign signal of the input quantity X is recorded on bus 32 into the first bit of the shift register 42 of the sign block 3 by the pulse of the fourth output of the synchronization unit 10, which shifts the sign of the initial condition of the magnitude X. from the first bit of the register to the second bit. Yes, the iXi I values from the output of the element OR 20 are fed to the second input: the element AND 2. In the case of a single signal of the lower bit of the magnitude I X I element AND 2k, the pulse output of the second output unit is synchronized by the synchronization unit 10 and the trigger 16 is set to one unit on the set. . Triggers 15 and 16 in one state open. Elements 2b and 27, respectively, through which the outputs of registers 2 and 3 of tuning block 1 sequentially, starting with the least significant bits, shift the binary codes of coefficients A and C, respectively. Without a block of additional code 11 to the first input of the adder Beer direct or additional code depending on the sign of the product A, the signal of which acts on the second output of the block of the sign 9. The sign of the sign of the value of A C is formed by the element EXCLUSIVE OR koto entrances th received signals outputs the first bit registers rows and AZ, wherein stored values marks Y / n. / and A, respectively. The sign of the magnitude of the value A, from the output of the element EXCLUSIVE 1E or kk goes through the elements AND i8 OR 52 to the bus 55 of the second output of the character block 9. The coefficient C enters through the block of additional code 12 to the second input of the adder 8 in the forward or additional code depending on the sign of the product С X, the signal of which is formed by the EXCLUSIVE OR 6 element, at the input of which a sign signal of magnitude X х is output from the output of the first bit of the k2 register and a sign signal of the coefficient G, from the output of the third bit of the register 43 of the sign block 9. Signal sign of the magnitude with C, - from the output of the EXCLUSIVE OR 46 element through the AND 50 element, opened by the signal of the inverse output of the trigger 63, and the OR 53 element goes to the third output of the character block 9. Thus, the inputs of the serial one-bit binary adder 8 go to the forward or an additional code sequentially in time, starting with the least significant bit, binary codes of the coefficients .A and C, the algebraic sum of which goes to the first input of the sequential single-bit binary adder 7. At this time, the second input of the adder 7 acts the signal is a logical zero, since the elements 22 and 23 are closed by the signal of the inverse output 2 of the trigger 17. The algebraic sum of the coefficients A and C from the output of the one-bit serial adder 7 is written, starting with the least significant bit, into the register k. After a clock cycle after setting the trigger 17 to one state, the trigger 15-17 is reset to the zero state by a pulse of the first output of the synchronization unit 10. The trigger 17 S zero state closes And 29 and 31 elements with a direct output signal 1 and opens And 22 elements, 23, 28 and 30 by the signal of the inverse output 2. Elements 28 and 30 connect the outputs of registers 5 and 6 to their inputs, respectively. Circulation circuits of codes in shift registers 5 and 6 are closed through elements 28 and 30, respectively. Element H 23, opened by signals of inverted outputs 2 of flip-flops 14 and 17, connects the output of register 1 via delay element 18 to the second input of sum math 7, which ensures the binary code of the algebraic sum of LRs L + C. In the next clock cycle, after trigger 17 returns to the zero state, the outputs of registers 5 and 6 shift the minor bits of the values I., 1, and respectively. In the case of single codes in the lower bits of the I X values, 1 And 25 and 2 elements trigger on the second output pulse of the synchronization unit 10, which sets the triggers 15 and 16, respectively, to the single state. The signals of the direct outputs of the three | - Gergs 15 and 16 open the elements AND 26 and 27, respectively, through which the binary codes of the coefficients B and D are shifted from the outputs of registers 2 and 3 of the tuning unit 1, respectively. The binary codes of the coefficients B and D are converted by the corresponding blocks of the additional code 11 and 12 and are received sequentially, starting with the low-order bit, in the forward or the additional code, at the inputs of the adder 8. The conversion of the blocks by the additional code 11 and 12 is performed by the signals of the second and the third outputs of the block of sign 9, respectively. The sign of the product's mark is Y, - formed by the EXCLUSIVE OR element 45, to the inputs of which the outputs of the second bits of registers 41 and 43 of the block of sign 9 are received, where is the storage, there are signs of the values X.j, respectively. From the output of the element EXCLUSIVE OR 45 signal of the sign of the magnitude In y. , j, through the elements And 49, OR 52 enters the bus 53 of the second output of the character block 9. The sign of the product sign D Xi-i is formed by the EXCLUSIVE OR 47 element according to the output signals of the second and fourth bits of the registers 42 and 43 of the sign block 9- From the element output EXCLUSIVE OR 47 signal of the sign of the product D (read through the elements AND 51, OR 53 on the bus 56 of the third output of the sign block 9 Direct or additional code of the algebraic sum of coefficients B and D of the output of the adder 8 is fed to the first input of the adder 7, to the second input of which register 4 through delay element 18, elements AND 23 and OR 19 shifts the binary code of the algebraic sum of the coefficients A and C, from the output of the adder 7 the binary code of the algebraic sum of the coefficients A, B, C and D is written to register 4. Thus, 2n cycles after the start of the cycle In register 4, the algebraic sum of the coefficients A, B, C and D is accumulated, after which the trigger 14 is set to one state by the pulse of the third output of the synchronization unit 10. The trigger 14 in one state opens with the forward output signal 1 and 22 and blocks the element AND 2 3 signal inverse output
2. К моменту сдвига второго разр да алгебраической суммы коэффициентов А, В, С и Д с выхода регистра 4 элемент И 22 подключает выход регистра 4 ко второму входу сумматора 7. В это врем с выходов регистров 5 и 6 сдвигаютс вторые разр ды велиичин |У;--,1и Х, соответственно. В случае единичных кодов во пторых разр дах величин IXiI срабатывают элементы И 25 и 24, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состо ние. « I Даоичные коды произведени коэффициентов А и С на двоичные переменные иторых разр дов величин I УХ--| I и соответственно преобразуютс в пр мой или дополнительный, код блоками 11 и 12 соответственно. Затем эти коды суммируютс сумматором 8, сигнал суммы которого суммируетс сумматором 7 с двоичным кодом алгебраической суммы коэффициентов А, В, С VI Д, сдвигаемой с выхода регистра 4, начина со второго разр да. Следовательно установка триггера 14 в единичное состо ние приводит к сдвигу на один разр д накопленной суммы коэффициентов в регистре 4, обеспечива этим выполнение операции умножени на два. Спуст п тактов после ус- , танооки триггера 14 в единичное состо ние сигнал первого выхода блока 11 синхронизации 10 возвращает триггер в нулевое состо ние, в котором oGecпечицаетс подключение элементом И 2 выхода регистра k через элемент за держки на такт 16 ко второму входу суммгатора 7. В это врем на первый вход сумматора 7 с выхода сумматора поступает двоичный код алгебраическо суммы произведени коэффициентов В и Д на двоичные переменные вторых pa ( э дов величин I У., Х{. соответственно , котора формируетс таким же образом, как в предыдущие .п тактов формировалась алгебраическа сумма произведени коэффициентов А и С на двоичные переменные вторых разр дов величин У.и соответственно. Сумматор 7 суммирует накопленную сумму коэффициентов в .регистре с а гебргзической суммой произведени коэффициентов В и Д на двоичные переменные бторых разр дов величин lyi-- и I Xi I соответственно и результат сум мировани записываетс в регистр k. 8 дальнейшем формирование регулирующего воздействи выполн етс аналогичным образом Каждые 2п тактов в кольцевых регистрах 5 и 6, содержащи 2п-1 разр д, происходит сдвиг выходного сигнала относительно выходных сигналов блока синхронизации 10, что приводит к совпадению на входах элементов И 25 и 24. с импульсом втоо рого выхода.блока синхронизации 10 следующих разр дов величин I Xi-i X и i y-i-il, IXi-iL Переключение триггером цепи циркул ции кодов регистра Ц с п разр дов (с выхода элемента з адержки 16 ) на п -1 разр д (с выхо Да регистра О обеспечивает сдвиг , информации в регистре k на один разр д относительнб выходных сигналов блока синхронизации 10. Спуст 2п (п-1) такт после начала циклл формировани сигнала управлени в регистре накапливаетс в глПр мом или дополнительном коде п ста ших разр дов выходной величины il , знаковый п-ый разр д, которой с хода сумматора 7 поступает на второй вход блока знака 9 (шина 5-i) и сдвиг етс по сигналу, действующему на шине 68 блока синхронизации 10, в первый разр д регистра сдвига 1, из пе вого разр да которого в это врем во второй разр д сдвигаетс знак величины К моменту начала второго цикла фо мироиани сигнала управлени в п-1 612 старших разр дах регистров 5 и 6 содержатс двоичные коды величин У л соответственно. Формирование сигнала управлени во втором и всех последующих циклах выполн етс аналогичным образом, но с новых начальных условий, которые автоматически формируютс в предыдущем цикле. Из состава известного ранее цифрового регул тора исключены регистр, элемент И и элемент задержки. Причем эффект упрощени достигаетс совместно с эффектом расширени функциональных возможностей, так как предлагаемый цифровой регул тор позвол ет формировать законы управлени как первого , так и второго пор дка в зависимости от выбора А,В, C,D параметров , соответствующих требуемой передаточной функции, и настройки цифрового регул тора. Цифровой регул тор можно использовать и дл формировани линейных интегро-дифференциальных законов управлени любого пор дка, дл чего необходимо представить закон управлени в виде произведени элементарных передаточных функций, рассчитать их параметры и начальные услови и соединить последова.ельно р д одинаковых регул торов цифровых. В этом случае выходные шины 3 и 35 каждого предыдущего цифрового регул тора подключаютс соответственно к входным шинам 32 и 33 последующего цифрового регул тора. Причем синхронизаци рабЬты всего р да из нескольких одинаковых цифровых регул торов, реализующих каждый свою передаточную функцию, осуществл етс от одного и TorCi же блока синхронизации 8 и поэтому в этом случае не требуетс дополнитель.ных затрат оборудовани . Формула изобретени Цифровой регул тор, содержащий блок настройки, состо щий из первого и второго регистров, блок знака, пер вый элемент И, второй элемент И, последовательно соединенные блок синхронизации , третий элемент И, первый триггер, четвертый элемент И, первый блок дополнительного кода, первый суммптор, второй сумматор, третий регистр, элемент задержки, второй блок дополнительного кода, п тый-э емент И, первый элемент ИЛИ, четвертый регистр, шестой элемент И, последовательно соединенные седьмой элемент И, второй триггер, восьмой элемент И, третий блок дополнительного кода, последовательно соединенные третий триггер, дев тый элемент И, второй элемент ИЛИ, последовательно соединен ные четвертый триггер, дес тый элемент И, третий элемент ИЛИ, п тый регистр , второй вход которого соединен со вторыми входами первого, второго, третьего, четвертого регистров и шеетым выходом блока синхронизации, первый выход которого соединен со вторыми входами первого, второго, третьего триггеров, второй выход - с первым входом седьмого элемента И, третий выход - с первым входом третьего триггера, четвертый выход - со вторым четвертого триггера, п тый Ьыход - с третьим входом блока знака , второй выход которого соединен со втор111ми входами первого и второго блоков дополнительного кода, третий выход - со вторым входом третьего блоко дополнительного кода, второй вход - с выходом второго сумматора, второй вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторым входом п того элемента И, второй выход с первым входом второго элемента И, третьим входом дев того элемента И и вторым входом шестого элемента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход которого соединен со вторым входом третьего элемента И, выход второго элемента И соединен со вторым входом третьего элемента ИЛИ, выход третьего блока дополнительного кода соединен со вторым входом первого сумматора, выход первого регистра соединен с его первым входом и вторым входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего регистра соедине с третьим входом дев того элемента И, отличающийс тем, что, с целью упрощени и расширени функциональных возможностей регул тора, выход третьего элемента ИЛИ соединен со вторым входом седьмого элемента И, выход п того регистра соединен со вторым входом второго элемента И, первий выход блока синхронизации сЪеднен с первым входом четвертого три1- гера, второй выход которого соединен с третьим входом первого элемента И.2. By the time of the shift of the second bit of the algebraic sum of the coefficients A, B, C and D from the output of register 4, element 22 connects the output of register 4 to the second input of adder 7. At this time, from the outputs of registers 5 and 6 the second bits of | Y; -, 1 and X, respectively. In the case of single codes in the second bits of the IXiI values, elements And 25 and 24 are triggered, the output signals of which set the triggers 15 and 16 to one state. “I Daoic codes of the product of the coefficients A and C into binary variables of the second bits of the quantities I УХ-- | I and, respectively, are converted into direct or optional code in blocks 11 and 12, respectively. Then these codes are summed by adder 8, the sum signal of which is summed by adder 7 with the binary code of the algebraic sum of the coefficients A, B, C VI D shifted from the output of register 4, starting from the second bit. Therefore, setting trigger one to one leads to a shift by one bit of the accumulated sum of coefficients in register 4, thereby ensuring that the multiplication operation is performed by two. After p clock cycles after the triggering of the trigger 14 into a single state, the signal of the first output of the synchronization unit 11 returns the trigger to the zero state, in which oGeSpets the connection of the register output element 2 through the delay element 16 to the second input of the summator 7 At this time, the first input of the adder 7 from the output of the adder receives the binary code algebraically the sum of the product of the coefficients B and D into the binary variables of the second pa (ed of the values I U., X {., Respectively, which is formed in the same way as in the previous In terms of ticks, the algebraic sum of the product of the coefficients A and C into binary variables of the second digits of the values of U. and, respectively, was generated. - and I Xi I, respectively, and the result of summing is recorded in register k. 8. Further formation of the regulating action is performed in the same way. Every 2 steps in the ring registers 5 and 6, containing 2 n-1 times d, the output signal shifts relative to the output signals of the synchronization unit 10, which leads to coincidence at the inputs of the elements 25 and 24. with the pulse of the second output of the synchronization unit 10 of the following bits of the values I Xi-i X and i yi-il, IXi -iL Trigger switching of the circulation circuit of the C register codes from p bits (from the output of the hold element 16) to n –1 bits (from the output Yes of the register O provides a shift of information in the k register by one bit relative to the output signals of the synchronization unit 10. After 2p (p-1) time after the start of the formation cycle the control signal in the register is accumulated in the main or additional code of the first bits of the output value il, the sign one and second bit, which from the stroke of the adder 7 goes to the second input of the sign unit 9 (bus 5-i) and shifts along the signal acting on the bus 68 of the synchronization unit 10, the first bit of the shift register 1, from the first bit of which the sign of the magnitude is shifted to the second bit at the time By the time the second cycle of the control signal is played, n-1 612 most significant bits registers 5 and 6 contain binary codes for the quantities l l with responsibly. The generation of the control signal in the second and all subsequent cycles is performed in a similar way, but with new initial conditions that are automatically generated in the previous cycle. The register, the AND element and the delay element are excluded from the composition of the previously known digital controller. Moreover, the simplification effect is achieved in conjunction with the enhancement effect, since the proposed digital controller allows you to generate control laws for both the first and second order depending on the choice of the A, B, C, D parameters corresponding to the required transfer function, and settings digital controller The digital controller can also be used to form linear integro-differential control laws of any order, for which it is necessary to present the control law in the form of a product of elementary transfer functions, calculate their parameters and initial conditions and connect a series of identical digital controllers. In this case, the output buses 3 and 35 of each previous digital controller are connected respectively to the input buses 32 and 33 of the subsequent digital controller. Moreover, the synchronization of the operation of the entire series of several identical digital controllers, each implementing its own transfer function, is carried out from the same and TorCi synchronization unit 8 and therefore, in this case, no additional equipment costs are required. DETAILED DESCRIPTION A digital controller comprising a setting unit consisting of first and second registers, a sign unit, a first And element, a second And element, sequentially connected synchronization unit, a third And element, a first trigger, a fourth And element, a first additional code block , the first summptor, the second adder, the third register, the delay element, the second block of the additional code, the Fifth-E element AND, the first element OR, the fourth register, the sixth element AND, connected in series the seventh element And, the second trigger, the eighth the AND element, the third block of the additional code, the third trigger sequentially connected, the ninth AND element, the second OR element, the fourth trigger connected in series, the tenth AND element, the third OR element, the fifth register, the second input of which is connected to the second inputs of the first, the second, third, fourth registers and the twisted output of the synchronization unit, the first output of which is connected to the second inputs of the first, second, third triggers, the second output to the first input of the seventh element I, the third output to the first input ter its trigger, the fourth output - with the second fourth trigger, the fifth output - with the third input of the sign block, the second output of which is connected to the second inputs of the first and second blocks of the additional code, the third output - with the second input of the third block of the additional code, the second input - with the output of the second adder, the second input of which is connected to the output of the second OR element, the second input of which is connected to the output of the first element AND, the first input of which is connected to the output of the delay element, the second input to the second output of the third trigger ra, the first output of the fourth trigger is connected to the second input of the fifth element And, the second output to the first input of the second element And, the third input of the ninth element And and the second input of the sixth element And, the output of which is connected to the second input of the first element OR, the output of which is connected with the second input of the third element And the output of the second element And is connected to the second input of the third element OR, the output of the third block of the additional code is connected to the second input of the first adder, the output of the first register is connected to its first input and the second input of the fourth And element, the output of the second register is connected to its first input and the second input of the eighth And element, the output of the third register is connected to the third input of the ninth AND element, characterized in that, in order to simplify and expand the functionality of the controller, the third output the OR element is connected to the second input of the seventh AND element, the output of the fifth register is connected to the second input of the second element AND, the first output of the synchronization unit is connected to the first input of the fourth tri1-ger, the second output of which nen to a third input of the first element I.
Источники инбормации, прин тые во внимание при экспертизеSources of information taken into account during the examination
оabout
Т. Круг Е;И., Александриди Т.Н., Дилигенский С.И. Цифровые регул торы. М-Б., Энерги , 1966, с. 1+53.T. Krug E; I., Alexandridi T.N., Diligensky S.I. Digital controls. M.-B., Energie, 1966, p. 1 + 53.
2, Авторское свидетельство СССР по зо вке Г 281 5952/18-2(, . кл. G. 05 В 11/26, 1979 (прототип).2, USSR author's certificate in accordance with the code of G 281 5952 / 18-2 (,. K. G. 05 V 11/26, 1979 (prototype).