Claims (2)
20 второй вход первого сумматора соедиHfeH с выходом второго блока умножени , первый вход которого соединен с выходом блока делени C2l. Недостатком известного устройства вл ютс ограниченные функциональные . возможности, относительно низкое быстродействие, а также относительна сложность, определ ема налйчием блока сведени баланса и сложностью управлени вычислительным процессом. Цель изобретени - повышение быст родействи . Поставленна цель достигаетс те что в уст 3ойство дл вычислени эле ментарных функций, содержащее блок делени , два блока умножени и сум-, матор, первый вход которого соедине . с выходом первого блока умножени , второй вход сумматора соединен с выходом второго блока умножени , первый вход которого соединен с выходом блока делени , дополнительно введены п ть регистров, регистр сдвига, два коммутатора, элемент И, вычитатель и блок извлечени корн , вход которого соединен с выходом первого регистра, вход записи которого соединен с выходом блока извле чени корн , первым информационным входом первого коммутатора и первым входом первого блока умножени , вто рой вход которого соединен с выходо второго регистра, вход записи которого соединен с выходом Первого бло ка умножени и первым входом вычитател , второй вход которого соединен с выходом второго блока умножен и входом записи третьего регистра, выход которого соединен со вторым входом второго блока умножени , выход сумматора соединен с входом записи четвертого регистра, выход которого соединен с вторым информационным входом первого Коммутатора и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом п того регистра и третьим информационным входом первого коммута тора, выход которого соединен с первым входом блока делени , второй вход которого соединен с выходом вто рого коммутатора, выход вычитател соединен с входом записи п того регистра , вход тактовщх импульсов уст ройства соединен с тактовыми входами первого регистра и регистра сдви га и первым входом элемента И, втор вход которого соединен с выходом ре гистра сдвига, выход элемента И сое динен с тактовыми входами второго и третьего регистров, входы ратрешени записи четвертого и п того регистров соединены с входом разрешени установки устройства, вход задани режима которого соединен с управл ющими входами первого и второго коммутаторов, установочные входы регистров соединены с входом ввода аргумента устройства. На чертеже представлена блок-схема устройства. Устройство дл вычислени элементарных функций содержит блок 1 извлечени корн , блок 2 делени , блоки 3 умножени , регистры ,вход 5 тактовых импульсов, регистр 6 сдвига , сумматор 7, вычитатель 8, коммутаторы 9 и 10, выходы 11-13 устройства , элемент И 14. Ьлок 1 извлечени корн конструктивно содержит (п-1) группу последовательно соединенных одноразр дных сумматоров по ( 2-fi)B каждом (i 1 ,2 ,. .. ,п-1) , (п-2)группы из . i сумматоров по модулю два в каждой i-й группе, (п-1) инвертор, элемент ИЛИ и генератор единиц, причем выход каждого {j+l)-ro одноразр дного сумматора (j 1,2,...2+i) i-й группы соединен с первым входом j-ro одноразр дного сумматора (1+1)-и группы, второй вход первого одноразр дного сумматора соединен с выходом переноса первого одноразр дного сумматора i-группы, входом (i+l)-ro разр да выхода блока, первым входом К-го (К 1,2 - i)сумматора по модулю . два i-й Группы, подключенного своим выходом ко второму входу (К+1)-го одноразр дного сумматора (1+1)-и группы и второму входу (К+1)--го одноразр дного сумматора (1+1)-й группы и второму входу (К+1 )-го .сумматора по модулю два всех групп, начина с М+и-й, выходы первого и второго разр дов входа блока соотвественно с первыми входами первого и второго одноразр дных сумматоров первой группы и входами элемента ИЛИ, подключенного своим выходом ко входу старшего разр да выходной шины, второму входу первого сумматора по модулю два всех групп и входу первого инвертора выход которого соединен с вторым входом первого одноразр дного сумматора первой группы, 2 (,i +1)-й и (2- + +1)-й разр ды входа блока подключены соответственно к третьему входу рд- , норазр дного сумматора младшего раз р да i й группы, входу (i+l)ro инвертора, подключенного к первому входу предпоследнего одноразр дного сумматора (i+1)-и группы, и второму входу одноразр дного сумматора младшего разр да , i-и группы,первый инверсный вход которого соединен с йулевой шиной устройства, а выход генератора единиц подключен ко второму входу второго одноразр дно го сумматора первой группы. Блок 2 делени содержит п групп последова тельно соединенных одноразр дных су маторов по (.п+1) в каждой и м гру из п сумматоров по модулю два, при чем выход каждого (j+IJ-ro однораз р дного сумматора (j 1,2,..,п+1 i-й группы (i 1,2,...,п)соединен с первым входом j-го одноразр дного сумматора (i+1)-ni группы, второй вход первого одноразр дного суммато ра i-rt группы соединен с выходом переноса пеового одноразр дного сумматора О-О-й группы, первым входом каждого К-го (,2,,., ,п) сумматора по модулю два 1-й группы подключенного своим выходом ко второму входу (K-t-l)-ro одноразр дного сумматора i-й группы, третьему вход одноразр дного сумматора младшего разр да i-й группы и входу i-ro разр да выхода блока, вторые входы К-го сумматора по модулю два каждой i-й группы объединены и подключены к выходу К-го разр да первого входа .блока, первый вход j-ro одноразр дного сумматора первой группы и второй вход одноразр дногЬ сумматора младшего разр да (i+)-й группы подключены соответственно к выходу j-ro разр да и (a+1+i)-ro разр да второго входа блока,.а второй вход первого одноразр дного сумматора первой группы, первые входы всех сум маторов по модулю два первой группы и третий вход одноразр дного сумматора млади1его разр да первой группы подключены к входу единичного сигнала. Работу устройства, реализующего вычисление зависимостей Х.-гХ.х -X. 1 . -t , а-а . О . с. оЧа« -« (в частном случае при вычисление гиперболических функций shx, chx. sechx, cosechx, thx, cthxj,по сним на конкретном примере. Представим выражение у а в разр дной форме, полага , что а принимает произвольные значени и -14 X 1. В результате преобразова НИИ получим-J , OL«lU,J.,0-i))t а J -J c,(-) где а 1, х - значение Г-го раз- р да аргумента х. Работа устройства происходит следующим образом. В исходном состо нии первый вход первого коммутатора 9 и второй вход второго коммутатора 10 соединены соответственно с выходами коммутаторов, в первый регистр k записано значение а, во второй 2, четвертый k и п :тый k регистры записано значение единицы, а в сдвиговый регистр 6 записано значение X. В устройстве происходит переходной процесс,после окончани которого на выходе блока извлече- ч корн 1 образуетс значение О-, на блоке 2 делени образуетс значение 1/16 , а на выходах блоков 3 умножени , сумматора 7и вычитател 8 по выражению (1) образуютс значени соответственно Vaj/VE. H:ftjL-V5-l/ S, при а В. можно считывать со с двигом на один разр д в сторону старших разр дов значени гйперболического секанса sech х. При подаце. на управл к ций вход п того регистра kg сигнала записи, на управл ющий вход второго коммутатора 10 и второй управл ющий вход первого коммутатора 9 единичных сигналов., благодар которым к их выходам подключаютс первый и третий входы, соответственно, и после записи в третий регистр k единицы, на втором выходе устройства 12 образуетс знаили при а С. значение а -01гиперболического косеканса cosechx, который можно считывать со сдвигом на один разр д в сторону старших разр дов . Аналогично при подаче на управл ющие входы третьего и п того регистров сигнала записи и на первый управл ющий вход первого коммутатора 9 единичного сигнала на выа -с .ходе 12 образуетс значение о. .а а при подаче на второй управл ющий .вход первого коммутатора 9 и управл ющий вход второго коммутатора 10 единичных сигналов, на выходе 12 образуетс значение , ном случае, когда а Е, на втором управл ющем выходе 12 образуютс .значени гиперболических тангенса ..« thx и котангенса cthx, соответстве но. 8 предлагаемом устройстве сущест венно увеличено быстродействие, в отличие -ОТ известного. В предлагаемо устройстве за (h-1) такт вычисл етс значени двух функций а + , а и еще за один такт - люба из четыре функций с.ао ., 9 d ,При этом такт в предлагаемом устройстве равен времени переходного процесса в схеме устройства и практи чески составл ет единицы микросекунд В предлагаемом устройство также существенно упрощено управление вычислительным процессом, которое сводитс только, к подаче (n-l)-ro импульса на вход устройства. Формула изобретени Устройство дл вычислени элементарных функций, содержащее блок делени , два блока умножени и сумматор , первый вход которого соединен с выходом первого блока умножени , второй вход сумматора соединен с выходом второго блока умножени , первый вход которого соединен с выходом блока делени , отличающеес тем, что, с цепью повышени быстродействи , в него введены п ть регистров, регистр сдвига, два коммутатора , элемент И, вычитатель и блок извлечени корн , вход которого соединен с выходом первого регистра. вход записи которого соединен с выXOflOM блока извлечени корн , первым информационным входом первого коммутатора и первым входом первого блока умножени , второй вход которого соединен с выходом второго регистра, вход записи которого соединен с выходом первого блока умножени и первым входом вычитател , второй вход которого соединен с выходом второго блока умножени и входом Записи третьего регистра, выход которого соединен со вторым входом второго блока умножени , выход сумматора соединен с входом записи четвертого регистра, выход которого соединен с вторым информационным входом первого коммутатора и первым информационным входом второго коммутатора , второй информационный вход которого соединен с выходом п того регистра и третьим информационным входом первого коммутатора, выход которого соединен с первым входом блока делени , второй вход которого соединен с выходом второго коммутатора , выход вычитател соединен с входом записи п того регистра,вход тактовых импульсов устройства соединен с тактовыми входами первого регистра и регистра сдвига и первым входом элемента И, второй вход которого соединен с выходом регистра сдвига, выход элемента И соединен с тактовыми входами второго и третьего регистров, входы разрешени записи четвертого и п того регистров соединены с входом разрешени установки устройства, вход задани режима которого соединен с управл ющими входами первого и второго коммутаторов, установочные входы регистров соединены с входом ввода аргумента устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 732837, кл. G Об F 1/02, 1980. 20, the second input of the first adder HFH with the output of the second multiplication unit, the first input of which is connected to the output of the divider C2l. A disadvantage of the known devices are limited functionalities. capabilities, relatively low speed, and relative complexity, determined by the presence of the balance block and the complexity of managing the computational process. The purpose of the invention is to increase the speed of interaction. This goal is achieved by those that in the device for calculating the elementary functions, which contains a division block, two multiplication blocks and a sum, a mater whose first input is connected. with the output of the first multiplication unit, the second input of the adder is connected to the output of the second multiplication unit, the first input of which is connected to the output of the division unit, additionally entered five registers, a shift register, two switches, an element AND, a subtractor and a root extraction unit, the input of which is connected to the output of the first register whose recording input is connected to the output of the root extraction unit, the first information input of the first switch and the first input of the first multiplication unit, the second input of which is connected to the output of the second register, input the records of which are connected to the output of the First multiplication unit and the first input of the subtractor, the second input of which is connected to the output of the second block multiplied and the recording input of the third register whose output is connected to the second input of the second multiplication unit, the output of the adder is connected to the input of the recording of the fourth register whose output connected to the second information input of the first Switch and the first information input of the second switch, the second information input of which is connected to the output of the fifth register and the third information The first input of the first switch, the output of which is connected to the first input of the dividing unit, the second input of which is connected to the output of the second switch, the output of the subtractor is connected to the recording input of the fifth register, the input of clock pulses of the first register and the shift and the first input of the element And, the second input of which is connected to the output of the shift register, the output of the element And is connected to the clock inputs of the second and third registers, the inputs of the third and fifth registers are connected to the input resolution setting device, specifying which input mode is connected with the control inputs of the first and second switches, setting registers inputs connected to the input of the input device argument. The drawing shows the block diagram of the device. A device for calculating elementary functions comprises a root extraction unit 1, a division unit 2, multiplication units 3, registers, an input of 5 clocks, a shift register 6, an adder 7, a subtractor 8, switches 9 and 10, device outputs 11-13, And 14 The extraction block 1 of the root constructively contains (p-1) a group of series-connected single-digit adders in (2-fi) B each (i 1, 2, ..., p-1), (p-2) groups of. i adders modulo two in each i-th group, (n-1) an inverter, an OR element and a generator of units, with the output of each {j + l) -ro one-bit adder (j 1,2, ... 2 + i the i-th group is connected to the first input of the j-ro one-bit adder (1 + 1) -and group, the second input of the first one-bit adder is connected to the transfer output of the first one-bit adder i-group, input (i + l) -ro bit output unit, the first input of the K-th (K 1,2 - i) adder modulo. two i-th Groups connected by its output to the second input (K + 1) of the one-bit adder (1 + 1) -and group and the second input (K + 1) -th one-bit adder (1 + 1) - group and the second input (K + 1) of the. modulator modulo two of all groups, starting with M + and th, the outputs of the first and second bits of the block input, respectively, with the first inputs of the first and second one-bit adders of the first group and inputs the OR element connected by its output to the input of the higher bit of the output bus, the second input of the first adder modulo two all groups and the input of the first About the inverter, the output of which is connected to the second input of the first one-digit adder of the first group, 2 (, i +1) -th and (2- + +1) -th discharge of the input of the block are connected respectively to the third input of the rd-, but the discharge adder of the younger times the row of the ith group, the input (i + l) ro of the inverter connected to the first input of the penultimate one-digit adder (i + 1) -and group, and the second input of the one-bit adder of the lowest bit, the i-group, the first inverse the input of which is connected to the device bus, and the output of the generator of the units is connected to the second input of the second odnorazr on the bottom of the first adder group. Block 2 division contains n groups of serially connected one-digit matrices of (.n + 1) in each and a group of n adders modulo two, with the output of each (j + IJ-ro of a single-row adder (j1, 2, .., n + 1 of the i-th group (i 1,2, ..., p) is connected to the first input of the j-th one-digit adder (i + 1) -ni group, the second input of the first one-bit adder The i-rt of the group is connected to the transfer output of the pew single-bit adder of the Oh-th group, the first input of each K-th (, 2 ,,.,, п) modulo-two adder of the 1st group connected by its output to the second input ( Ktl) -ro odnor the third adder of the i-th group, the third input of the one-bit adder of the younger digit of the i-th group and the input of the i-th block output of the block, the second inputs of the K-th modulo two each of the i-th group are combined and connected to the output K -th bit of the first input of the block, the first input of the j-ro one-bit adder of the first group and the second input of the one-bit accumulator of the younger digit (i +) - th group are connected respectively to the output of the j-ro bit and (a + 1 + i ) -ro bit of the second input of the block. And the second input of the first one-bit adder of the first group, the first inputs of all mind engine diagnostics modulo two first group and the third input of the adder-stand odnorazr mladi1ego discharge the first group are connected to the signal input unit. The operation of the device that implements the calculation of dependencies X.-gH.x -X. one . -t, ah ABOUT . with. OCHA "-" (in the particular case of the calculation of the hyperbolic functions shx, chx. sechx, cosechx, thx, cthxj, as shown in a specific example. Imagine the expression in a and in bit form, assuming that a takes arbitrary values and -14 X 1. As a result of the conversion of the scientific research institute, we get -J, OL l lU, J., 0-i) t a J -J c, (-) where a 1, x is the value of the T-th bit of the argument x. The operation of the device is as follows. In the initial state, the first input of the first switch 9 and the second input of the second switch 10 are connected respectively to the outputs of the switches, the first register k contains the value a, the second 2, the fourth k and the fifth: registers write the value of one, and the shift register 6 the value X is written. In the device, a transient occurs, after which the output of the extraction unit of the root 1 forms the value O-, on the division unit 2 the value 1/16 is formed, and on the outputs of the multiplication units 3, the adder 7 and the subtractor 8 by the expression ( 1) form with values respectively Vaj / VE. H: ftjL-V5-l / S, and while V. can be read with a single-digit movement towards the higher bits of the sech x value of the hyperbolic secant. When serving. on the control input of the first register kg of the recording signal, on the control input of the second switch 10 and the second control input of the first switch 9 of single signals, through which the first and third inputs are connected to their outputs, respectively, and after recording in the third register k units, at the second output of the device 12, a value of α -01 hyperbolic cosechx cosechx is formed, known as a C., which can be read with a shift of one bit towards the higher bits. Similarly, when the third and fifth registers of the recording signal are fed to the control inputs and to the first control input of the first switch 9 of a single signal at output -with input 12, the value o is formed. .a, and when the second control input of the first switch 9 and the control input of the second switch 10 are supplied with single signals, the output 12 forms a value in the second control output 12 which forms the values of the hyperbolic tangent .. “Thx and cotangent cthx, appropriately. 8, the proposed device significantly increased the speed, in contrast to the OT known. In the proposed device, for (h-1) clock, the values of two functions a + are computed, and even for one clock cycle, any of the four functions of ala., 9 d, wherein the clock in the proposed device is equal to the transient time in the device circuit. and practically amounts to units of microseconds. The proposed device also significantly simplifies the management of the computational process, which is reduced only to the supply of (nl) -ro pulse to the input of the device. Apparatus of the Invention A device for calculating elementary functions comprising a division unit, two multiplication units and an adder, the first input of which is connected to the output of the first multiplication unit, the second input of the adder is connected to the output of the second multiplication unit, the first input of which is connected to the output of the division unit, that, with a speed-boosting circuit, five registers have been entered into it, a shift register, two switches, an AND element, a subtractor and a root extractor, whose input is connected to the output of the first register. Record input of which is connected to the VOXOlOM of the root extraction unit, the first information input of the first switch and the first input of the first multiplication unit, the second input of which is connected to the output of the second register, the recording input of which is connected to the output of the first multiplication unit and the first input of the subtractor, the second input of which is connected to the output of the second multiplication unit and the input of the Record of the third register, the output of which is connected to the second input of the second multiplication unit, the output of the adder is connected to the input of the record of the fourth register, the output which is connected to the second information input of the first switch and the first information input of the second switch, the second information input of which is connected to the output of the fifth register and the third information input of the first switch, the output of which is connected to the first input of the division unit, the second input of which is connected to the output of the second switch, the output of the subtractor is connected to the input of the recording of the fifth register, the input of the clock pulses of the device is connected to the clock inputs of the first register and the shift register and the first input And, the second input of which is connected to the output of the shift register, the output of the element And is connected to the clock inputs of the second and third registers, the recording resolution inputs of the fourth and fifth registers are connected to the installation enable input of the device, the mode setting input of which is connected to the control inputs of the first and the second switch, the setup inputs of the registers are connected to the input input of the device argument. Sources of information taken into account in the examination 1. USSR author's certificate number 732837, cl. G About F 1/02, 1980.
2.Смолов В.Б. Функциональные преобразователи информации, Л., Энергоиздат , 1981, с. 176, рис.З- (прототип ) .2. Smolov V.B. Functional information converters, L., Energoizdat, 1981, p. 176, fig. Z- (prototype).
ИAND
11eleven
а but
««инмвм"" Inmvm