SU960813A1

SU960813A1 - Integral differential calculator

Info

Publication number: SU960813A1
Application number: SU802895320A
Authority: SU
Inventors: Георгий Леонидович Баранов; Владимир Леонидович Баранов
Original assignee: Институт Электродинамики Ан Усср; Ордена Ленина Институт Кибернетики Ан Усср
Priority date: 1980-03-18
Filing date: 1980-03-18
Publication date: 1982-09-23

Description

(54) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ(54) INTEGRAL-DIFFERENTIAL CALCULATOR

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл моделировани и управлени динамическими объектами в различных отрасл х промышленности.The invention relates to automation and computing and can be used to model and control dynamic objects in various industries.

Известны точные цифровые интегродифференциальные устройства типа дифференциальных анализаторов, которые содержат р д цифровых интеграторов, коммутируемых между собой согласно заданному интегро-дифференциальному преобразователю l.Exact digital integro-differential devices of the type of differential analyzers are known, which contain a number of digital integrators switched among themselves according to a given integro-differential converter l.

Недостатками таких интегро-диффереициальных устройств вл ютс низкое быстродействие и сложность реализации.The disadvantages of such integro-differential devices are the low speed and complexity of implementation.

Наиболее близким к данному техническому решению вл етс интегродифференциальный вычислитель, содержа1дий четыре регистра, первый суммаiop , два блока формирований дополнительного кода, блок знака, блок синхронизации , восемь элементов И, три элемента Р1ЛИ и элемент задержки, причем перва входна шина устройства соединена с первым входом блока знака, первый .выход которого соединен с первой выходной шиной устройства , выход первого сумматора соединен с входом первого perticTpa иThe closest to this technical solution is an integro-differential calculator, containing four registers, a first iop, two additional code formation units, a character block, a synchronization unit, eight AND elements, three P1LI elements and a delay element, the first input bus of the device connected to the first input the block of the sign, the first .output of which is connected to the first output bus of the device, the output of the first adder is connected to the input of the first perticTpa and

вторым входом блока знака, второй выход которого соединен с первыми входами первого и второго блоков формировани дополнительного кода, блик синхронизации соединен первым выходом с третьим входом блока знака, вторым выходом - с первыми входами первого, второго и третьего триггеров , третьим выходом - с вторым the second input of the sign unit, the second output of which is connected to the first inputs of the first and second blocks of forming the additional code; the sync flare is connected to the first output to the third input of the sign block, the second output to the first inputs of the first, second and third triggers, the third output to the second

10 входом первого триггера и четвертым выходом - с вторым входом второго триггера, выход первого регистра соединен с входом элемента задержки и с первым входом первого элемента 10 input of the first trigger and the fourth output - with the second input of the second trigger, the output of the first register is connected to the input of the delay element and the first input of the first element

15 И, выход и второй вход которого соединены соответственно с первым входом первого элемента ИЛИ и с пр мым выходом первого триггера, выход элемента задержки соединен с вторым 15 AND, the output and the second input of which are connected respectively with the first input of the first OR element and with the direct output of the first trigger, the output of the delay element is connected to the second

20 входом первого блока Формировани дополнительного кода и с первым вхо-дом второго элемента И, второй вход и выход которого соединены соответственно с инверсным выходом первого 20 input of the first block Forming an additional code and with the first input of the second element I, the second input and output of which are connected respectively with the inverse output of the first

25 триггера и с вторым входом первого элемента ИЛИ, выход которого подключен к первому входу первого сумматора , второй триггер -соединен пр мым выходом с первыми входами 25 trigger and with the second input of the first OR element, the output of which is connected to the first input of the first adder, the second trigger is connected to the direct output with the first inputs

30 третьего и четвертого элементов И30 of the third and fourth elements And

и инверсным выходом - с первыми входами п того и aiecToro элементов И и с третьими входами первого и второго элементов И, выход первого блока формировани дополнительного кода соединен с второй выходной шиной устройства и с вторым входом третьего элемента И, выход которого подключен к первому входу второго элемета ИЛИ, второй вход и выход которого соединены соответственно с выходом п того элемента И и с входом второго регистра, второй вход и выход четвертого элемента И соединены соответственно с второй входной шиной устройс ва и с первым входом третьего элемента ИЛИ, второй вход и выход шестого элемента И соединены соответственно с выходом второго регистра и с вторы входом третьего элемента ИЛИ, выход которого соединен с входом третьего регистра, который подключен выходом к второму входу п того элемента И, выход четвертого регистра соединен с первым входом седьмого элемента Иу выход и второй вход которого соедине ны соответственно с вторым входом второго блока формировани дополнительного кода и с выходом третьего триггера, второй вход которого подключен к выходу восьмого элемента И, который соединен первым и вторым входами соответственно с выходом второго элемента ИЛИ и с п тым выходом блока синхронизации 2.and an inverse output with the first inputs of the first and aiecToro elements And with the third inputs of the first and second elements And, the output of the first block forming the additional code is connected to the second output bus of the device and to the second input of the third element And whose output is connected to the first input of the second element OR, the second input and output of which are connected respectively to the output of the fifth element AND and to the input of the second register, the second input and output of the fourth element AND are connected respectively to the second input bus of the device and to the first the input of the third element OR, the second input and the output of the sixth element And are connected respectively to the output of the second register and to the second input of the third element OR, the output of which is connected to the input of the third register, which is connected to the output to the second input of the fifth element And, the output of the fourth register is connected to the first input of the seventh element, Yiwu, the output and the second input of which are connected respectively to the second input of the second unit of forming the additional code and to the output of the third trigger, the second input of which is connected to the output of forward element and which is connected to first and second inputs respectively to the output of the second OR gate and to a fifth output of the synchronization unit 2.

Однако известное устройство имеет относительно низкое быстродействие и недостаточную точность при заданном шаге вычислений.However, the known device has a relatively low speed and lack of accuracy at a given computing step.

Целью изобретени вл етс повышение быстродействи устройства и точности вычислений.The aim of the invention is to improve the speed of the device and the accuracy of calculations.

Поставленна цель достигаетс тем, что в интегро-дифференциальныЯ вычислитель, содержащий первый, второй , третий и четвертый регистры сдвига, первый сумматор, блок знака, блок синхронизации, первый и второй блоки формировани дополнительного кода, первый, второй и третий триггеры , элемент задержки, первый, второй , трети{С, четвертый, п тый, шеетой , седьмой и восьмой элементы И, первый, второй и третий элементы ИЩ, причем вход первого регистра сдвига соединен с выходом первого сумматора, первый вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй - с выходом второго элемента И, первый вход первого элемента И соединен с выходом первого регистра сдвига и входом элемента задержки, второй вход первого элемента И соединен с пр мым выходом первого триггера , первый вход второго элемента И The goal is achieved by integrating a differential calculator that contains the first, second, third and fourth shift registers, the first adder, the character block, the synchronization block, the first and second additional code generation blocks, the first, second and third triggers, the delay element, the first, second, third {C, fourth, fifth, necked, seventh and eighth elements And, the first, second and third elements of the search, and the input of the first shift register is connected to the output of the first adder, the first input of which is connected to the output of the first element nta OR, the first input of which is connected to the output of the first element And, and the second - to the output of the second element And, the first input of the first element And is connected to the output of the first shift register and the input of the delay element, the second input of the first element And is connected to the forward output of the first trigger , the first input of the second element AND

соединен с выходом элемента задержки , а второй - с инверсным выходом первого триггера, третий вход первого элемента И соединен с третьим входом второго элемента И, первый вход первого блока формировани дополнительного кода соединен с первым входом второго блока формировани дополнительного кода, а второй - с выходом элемента задержки., первый вход третьего элемента И соединен с первым входом четвертого элемента И и пр г-йом выходом второго триггера, первый вход которого соединен с первыми входами первого и третьего триггеров, второй вход третьего элемента И соединен с выходом первого блока формировани дополнительного кода, первый вход блока знака вл етс первым входом устройства, второй вход четвертого элемента И вл етс вторым входом устройства, первый выход блока знака вл етс певым выходом устройства, выход первого блока формировани дополнительного кода вл етс вторьом выходом устройства , первый вход п того элемента И соединен с третьим входом первого элемента И, с первым входом шестого элемента И и с инверсньда выходом второго триггера, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, выход нторого элемента ИЛИ соединен с входом второго регистра сдвига, выход которого соединен с вторым входом шестого элемента И, выход четвертого элемента И соединен с- первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, выход третьего элемента ИЛИ соединен с входом третьего регистра сдвига, выход которого соединен с вторым входом п того элемента И, выход четвертого регистра сдвига соединен с первым входом седьмого элемента И, второй вход которого соединен с пр мым выходом третьего триггера , второй вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с выходом второго элемента ИЛИ, выход седьмого элемента И соединен с вторым входом второго блока формировани дополнительного кода, второй вхо блока знака соединен с выходом сумматора , а третий - с первым выходом блока синхронизации, второй выход блока знака соединен с первым входом первого блока формировани дополнительного кода,второй, третий, четвертый и п тый выходы блока синхрон зации соединены соответственно с первым и вторым входами первого триггера , вторыми входами второго триггера и восьмого элемента И, введены п тый шестой и седьмой регистры сдвига, второй сумматор, третий блок формироваии дополнительного кода, четвер тый триггер, дев тый, дес тый, одниа цатый и двенадцатый элементы И и .четвертый элемент ИЛИ, причем вход п того регистра сдвига соединен с вы ходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами дев того и дес того элементов И, первый и второй входы дев того элемента И соединены соответственно с выходом третьего регистра сдвига и ;пр мым| выходом второго триггера, выход п то го регистра сдвига соединен с первым входом одинадцатого элемента И, второй вход которого соединен с п тым выходом блока синхронизации, а выход - с первым входом четвертого три гера, второй вход которого соединен с вторым выходом блока синхронизации , а пр мой выход - с первым входом двенадцатого элемента И, второй вход которого соединен с выходом шестого регистра сдвига, а выход с первым входом блока формировани дополнительного кода, второй вход которого соединен с третьим выходом блока знака, а выход - с первым входом второго сумматора, второй вход которого соединен с выходом второго блока формировани дополнительного кода, а выход - с вторым входом пер вого сумматора, вход седьмого регистра сдвига соединен с выходом п того регистра сдвига, первый и вт рой входы дес того элемента И соеди ны соответственно с инверсным выходом второго триггера и выходом седь мого регистра сдвига. На фиг.1 изображена структурна схема интегро-дифференциального вычислитал ;на фиг.2 - структурные cxerv i блока знака и блока синхронизации . Интегро-дифференциальный вычислитель (фиг,1) содержит семь регист ров 1-7 сдвига, два сумматора 8 и 9 блок 10 знака, блок 11 синхронизации три блока 12-14 формировани дополнительного кода, четыре триггера 15 . 18, элемент 19 задержки, двенадцать элементов И 20-31.. четыре элемента ИЛИ 32-35, две входные шины 36 и 37 и две выходные шины 38 и 39 устройс ва , Вход регистра 1 соединен с выход сумматора 8,, первый и второй входы которого подключены соответственно к выходу элемента ИЛИ 32 и к выходу сум1 атора 9. Блок 10 знака соединен первым входом с первой входной шиной 36 устройства, вторым входом с выходом сумматора 8, третьим входом - с первым выхЪдом блока 11 синхронизации, первым выходом - с первой выходной шиной 38 устройства и вторым выходом - с первыми входами блоков формировани дополнительного кода 12 и 14. Входы сумматора 9 подключены к выходам Ълоков 13 и 14 формировани дополнительного кода. Блок 11 синхронизации соединен вторым выходом с первыми входами триггеров 15-17, третьим выходом - с вторым входом триггера 15, четвертым выходом - с вторым входом триггера 16 и п тым выходом - с вторыми входами элементов И 27 и 30, первые входы которых соединены соответственно с выходом элемента ИЛИ 33 и с выходом регистра 5. Второй вход триггера 17 соединен с выходом элемента И 27. Триггер 18 соединен первым и вторым входами соответственно с выходом элемента И 30 и вторым выходом блока 11 синхронизации. Выход регистра 1 соединен с входом элемента 19 задержки и первым входом элемента И 20, второй вход и выход которого соединены соответственно с пр мым выходом триггера 15 и с первым входом элемента ИЛИ 32, второй вход которого соединен с выходом элемента И 21, первый вход которого соединен с выходом элемента 19 задержки и вторым входом блока 12 формировани дополнительного кода. Инверсный выход триггера 15 соединен с вторым входом элементов И 21, третий вход которого соединен с третьим входом элемента И 20, с первыми входами элементов И 24, 25 и 29 и инверсным выходом триггера 16, пр мой выход которого соединен с первыми входами элементов И 22 и 23. Выход блока 12 формировани дополнительного кода соединен с второй выходной шиной 39 устройства и с вторым входом элемента И 22, выход которого соединен с первым входом элемента ИЛИ 33 выход и второй вход которого соединены соответственно с выходом регистра 2 и с выходом элемента И 24, второй вход которого соединен с первым входом элемента И 28 и выходом регистра 3 сдвига. Второй вход и выход элемента И 23 соединены соответственно с второй входной шиной 37 устройства и с первым входом элемента ИЛИ 34, выход и второй вход которого соединены соответственно с входом регистра 3 и с выходом элемента И 25, второй вход которого подключен к выходу регистра 2 сдвига. Выход регистра 4 сдвига соединен с первым входом элемента И 26, выход и второй вход которого соединены соответственно с вторым вхо-i дом блока 13 формировани дополнительного кода и с выходом триггера 17. Выход триггера 18 соединен с пер вым входом элемента И 31, второй вход и выход которого соединены соответственно с выходом регистра б сдвига и с первым входом блока 14 формировани дополнительного кода, второй вход которого подключен к третьему выходу блока 10 знака.The second input is connected to the output of the delay element, and the second to the inverse output of the first trigger; the third input of the first element I is connected to the third input of the second element AND; the first input of the first additional code generation unit is connected to the first input of the second additional code generation unit; the delay element., the first input of the third element And is connected to the first input of the fourth element And and p r th-th output of the second trigger, the first input of which is connected to the first inputs of the first and third triggers, the second input The third element And is connected to the output of the first additional code generation unit, the first input of the character block is the first input of the device, the second input of the fourth element I is the second input of the device, the first output of the character block is the left output of the device, the output of the first additional code forming unit is the second output of the device, the first input of the fifth element I is connected to the third input of the first element I, to the first input of the sixth element I and to the inverse output of the second trigger, the output third about the AND element is connected to the first input of the second OR element, the second input of which is connected to the output of the fifth element AND, the output of the second element OR is connected to the input of the second shift register, the output of which is connected to the second input of the sixth element And, the output of the fourth element AND is connected to the first input of the third OR element, the second input of which is connected to the output of the sixth element AND, the output of the third element OR is connected to the input of the third shift register, the output of which is connected to the second input of the fifth element AND, the fourth registration output The shift is connected to the first input of the seventh element And, the second input of which is connected to the direct output of the third trigger, the second input of which is connected to the output of the eighth element And, the first input of which is connected to the output of the second element OR, the output of the seventh element And is connected to the second input of the second the additional code generation unit, the second input of the sign unit is connected to the output of the adder, and the third one is connected to the first output of the synchronization unit, the second output of the character block is connected to the first input of the first generation unit of the additional code, the second, third, fourth and fifth outputs of the synchronization unit are connected respectively with the first and second inputs of the first trigger, the second inputs of the second trigger and the eighth element AND, the fifth sixth and seventh shift registers, the second adder, the third block of additional code generation are entered , the fourth trigger, the ninth, tenth, single, and twelfth elements AND the fourth element OR, and the input of the fifth shift register is connected to the output of the fourth element OR, the first and second inputs of which are connected respectively the outputs of the ninth and tenth AND gates, the first and second inputs of the ninth AND gate connected respectively with the output of the third shift register and, by direct | the output of the second trigger, the output of the fifth shift register is connected to the first input of the eleventh element I, the second input of which is connected to the fifth output of the synchronization unit, and the output to the first input of the fourth three, the second input of which is connected to the second output of the synchronization unit, and direct output — to the first input of the twelfth element, And, the second input of which is connected to the output of the sixth shift register, and the output to the first input of the additional code generation unit, the second input of which is connected to the third output of the sign block, and output d - with the first input of the second adder, the second input of which is connected to the output of the second additional code generation unit, and the output to the second input of the first adder, the input of the seventh shift register is connected to the output of the fifth shift register, the first and second inputs of the tenth element And they are connected respectively with the inverse output of the second trigger and the output of the seventh shift register. Figure 1 shows a structural scheme of the integro-differential calculator; figure 2 - structural cxerv i sign block and synchronization block. The integral-differential calculator (FIG. 1) contains seven shift registers 1-7, two adders 8 and 9, a block of 10 characters, a synchronization block 11, three blocks 12-14 of additional code generation, four triggers 15. 18, delay element 19, twelve elements AND 20-31 .. four elements OR 32-35, two input buses 36 and 37 and two output buses 38 and 39 of the device, Register input 1 is connected to the output of the adder 8, the first and second the inputs of which are connected respectively to the output of the element OR 32 and to the output of sum1 ator 9. The character unit 10 is connected with the first input to the first input bus 36 of the device, the second input to the output of the adder 8, the third input to the first output terminal of the synchronization unit 11, the first output to the first output bus 38 of the device and the second output with the first inputs of blocks f The additional code 12 and 14 are added. The inputs of the adder 9 are connected to the outputs of blocks 13 and 14 of the formation of the additional code. The synchronization unit 11 is connected to the second output with the first inputs of the trigger 15-17, the third output with the second input of the trigger 15, the fourth output with the second input of the trigger 16 and the fifth output with the second inputs of the elements 27 and 30, the first inputs of which are connected respectively with the output of the element OR 33 and with the output of the register 5. The second input of the trigger 17 is connected to the output of the element AND 27. The trigger 18 is connected to the first and second inputs, respectively, to the output of the element AND 30 and the second output of the synchronization unit 11. The output of the register 1 is connected to the input of the delay element 19 and the first input of the AND element 20, the second input and the output of which are connected respectively to the direct output of the trigger 15 and the first input of the OR element 32, the second input of which is connected to the output of the AND element 21, the first input of which connected to the output of the delay element 19 and the second input of the additional code generation unit 12. The inverse output of the trigger 15 is connected to the second input of the And 21 elements, the third input of which is connected to the third input of the And 20 element, to the first inputs of the And 24, 25 and 29 elements and the inverse output of the trigger 16, whose direct output is connected to the first inputs of the And 22 elements and 23. The output of the additional code generation unit 12 is connected to the second output bus 39 of the device and to the second input of the AND element 22, the output of which is connected to the first input of the OR element 33 and the second input of which is connected respectively to the output of the register 2 and to the output of the element 24, a second input coupled to a first input of AND gate 28 and the output 3 of shift register. The second input and output element And 23 are connected respectively to the second input bus 37 of the device and the first input of the element OR 34, the output and second input of which are connected respectively to the input of the register 3 and the output of the element And 25, the second input of which is connected to the output of the shift register 2 . The output of the shift register 4 is connected to the first input of the AND 26 element, the output and the second input of which are connected respectively to the second input-i of the additional code generation unit 13 and to the output of the trigger 17. The output of the trigger 18 is connected to the first input of the And element 31, the second input and the output of which is connected respectively to the output of the shift register b and to the first input of the additional code generation unit 14, the second input of which is connected to the third output of the character block 10.

Второй вход и выход элемента И 28 соединены соответственно с пр мым выходом триггера 16 и с первым входом элемента ИЛИ 35, второй вход и выход которого соединены соответственно с выходом элемента И 29 и с входом регистра 5 сдвига, выход которого соединен с входом регистра 7 сдвига, выход которого подключен к второму входу элемента И 29.The second input and output element And 28 are connected respectively to the direct output of the trigger 16 and to the first input of the element OR 35, the second input and output of which are connected respectively to the output of the element And 29 and to the input of the shift register 5, the output of which is connected to the input of the shift register 7 whose output is connected to the second input element And 29.

Блок 11 синхронизации (фиг.2) содержит генератор 40 тактовых сигналов , делитель 41, элемент 42 задержки , триггер 43 со счетным входом и делитель 44. Блок 10 знака (фиг.2) содержит трехразр дный регистр 45 сдвига, трехразр дный регистр 46, три элемента 47-49 неравнозначности , триггер 50, п ть элементов И 51-55, два элемента ИЛИ 56 и 57, две входные шины 36 и 58, три выходные шины 38, 59 и 60. Блок 11 синхро низацик имеет выходные шины 61-64.The synchronization unit 11 (FIG. 2) contains a clock signal generator 40, a divider 41, a delay element 42, a trigger 43 with a counting input, and a divider 44. The character block 10 (FIG. 2) contains a three-digit shift register 45, a three-bit register 46, three elements 47-49 inequalities, trigger 50, five elements AND 51-55, two elements OR 56 and 57, two input buses 36 and 58, three output tires 38, 59 and 60. Block 11 synchro has output buses 61- 64.

Выход генератора 40 тактовых сигналов соединен с входом :5елител 41 выход которого соединен с выходной шиной 61 и с входом элемента 42 задержкИг выход которого подключен к выходной шине 62 и к счетному входу триггера 43, выход которого соединен с выходной шиной 63 и с входом делител 44; выход которого соединен с выходной шиной 64, с шиной сдвига регистра 45 и с первым входом элемента И 51, второй вход и выход которог соединены соответственно с входной шиной 58 и с входом триггера 50, выход которого соединен с выходной шиной 38 н с первым входом элемента И 52, выход которого соединен с первы , входом элемента ИЛИ 56, выход котррого подключен к выходной шине . The output of the clock signal generator 40 is connected to an input: a cell 41 whose output is connected to an output bus 61 and to an input of a delay element 42 whose output is connected to an output bus 62 and to a counting input of a trigger 43, the output of which is connected to an output bus 63 and to an input of a divider 44 ; the output of which is connected to the output bus 64, the shift register bus 45 and to the first input of the element 51, the second input and the output of which are connected respectively to the input bus 58 and to the input of the trigger 50, the output of which is connected to the output bus 38 n to the first input of the element And 52, the output of which is connected to the first, the input of the element OR 56, the output of which is connected to the output bus.

Входна шина 36 соединена с информационнЕлм входом регистра 45 сдвиr i , три выхода которого подключены соответственно к первьзм входам элементов 47-49 неравнозначности, вторые входы которых соединены с соответствующими выходами регистра 46.The input bus 36 is connected to the information input of the register 45 shift i, three outputs of which are connected respectively to the primary inputs of the unequal elements 47-49, the second inputs of which are connected to the corresponding outputs of the register 46.

Выходы элементов 47-49 неравнозначности соединены соответственно с первыми входами элементов И 53-55. Вторые входы элементов И 53-54 соединены с пр мым выходом триггера 43, инверсный выход которого соединен с вторыми входами элементов И 52 и 55, Второй вход элемента ЛИ 56 соединен с выходом элемента И 53. Выходы элементов И 54 и 55 Соединены с входами элемента ИЛИ 57, выход которого подключен к выходной шине 60.The outputs of the elements 47-49 unequalities are connected respectively with the first inputs of the elements And 53-55. The second inputs of the And 53-54 elements are connected to the direct output of the trigger 43, the inverse output of which is connected to the second inputs of the And 52 and 55 elements. The second input of the LI element 56 is connected to the output of the And 53 element. The outputs of the And elements 54 and 55 are connected to the element inputs OR 57, the output of which is connected to the output bus 60.

Первым и вторым входами блока 10 знака вл ютс шины 36 и 58 соответственно . Первым, вторым и третьим выходами блокаЮ знака вл ютс шины 38, 59 и 60 соответственно. Вторым , третьим, четвертым и п тым выходами блока 11 синхронизации вл ютс шины 61, 63, 64 и 62 соответственно .The first and second inputs of the character unit 10 are tires 36 and 58, respectively. The first, second and third outputs of the block mark are tires 38, 59 and 60, respectively. The second, third, fourth and fifth outputs of the synchronization unit 11 are buses 61, 63, 64 and 62, respectively.

Интегро дифференциальный вычислитель дл каждого i-ro цикла отрабатывает рекуррентное соотношениеIntegra differential calculator for each i-ro cycle fulfills the recurrence relation

Y,. ,-., +DX..,; , (1) где и . - значени выходной величины соответственно на i и i-1 шаге вычислений;Y. , -., + DX ..,; , (1) where and. - values of the output value, respectively, at the i and i-1 step of the calculations;

Х.;Х- ;Х. - значени входной величины соответственно на i, 1-1 и i-2 шаге вычислений ;H.; X-; X. - the value of the input value, respectively, at i, 1-1 and i-2 step of calculation;

А, В, С, D - посто нные коэффициенты , значени которых завис т от шага по независимой переменной и вида реализуемого интегродифференциального преобразовани .A, B, C, D are constant coefficients, the values of which depend on the step of the independent variable and the type of integral-differential transformation that is implemented.

Настройка вычислител осуществл етс заданием посто нных коэффициентов A,B,C,D и начальных условий , . и . Предварительный расчет посто нных коэффициентов A,B,C,D дл часто реализуемых видов интегро-дифференциальных преобразователай выполн ют по формулам, приведенным в таблице, где К - коэффициент услови ; Т , Т, Т -посто . нные времени; h - шаг последовательного преобразовани входной величины X в выходную Y, который выбираетс из услови заданной точности. Интегро-дифференциальный вычислитель оперирует с двоичными переменньши , дл кото1 х соотношение (1) п инимает следующий вид |..,,MJ « - двоична переменг на j разр да величины У - двоичные переменные j разр дов величин Х , KV. , X соответствен но. Интегро-дифференциальный вычислитель работает следующим образом. Регистр 1 сдвига содержит п-1 раз р д и дополн етс элементом 19 задер ки-до п разр дов. В регистр 1 записываетс в пр мом или дополнительном (если 0) коде двоичный код начального услови . Регистры 2 и 7 Сдвига содержат п-1 разр д и в исходном состо нии очищены. В регистры 3 и 5 сдвига, которые содержат п разр дов, записывают двоичные коды абсолютных значений начальиых условий ответственно. Регистры 4 и б содержат по 2п разр дов каждый. В младшие п разр ды регистра 4 записывают двоичный код коэффициента А, а в старшие - коэффициента В. В младшие разр ды регистра 6 записывают двоичный код коэффициента D, а в старшие п разр ды коэффициента С. Знаки коэффициентов В,С и D записываютс в трехразр дный регистр 46 блока 10 1знака, а знак начального услови . - в триггер 50 блока 10 знака. Знаки начальных условий Х. и .а записываютс соответственно во второй и третий разр ды трехразр дного j регистра 45 сдвига блока 10 зиа. Знак коэффициента А всегда положителен и не требует предварительной установки. Генератор 4Q тактовых сигналов блока 11 синхронизации вырабатывает последовательность импульсов частоты f, котора делитс делителем 41 в п раз и затем задерживаетс элементом 42 задержки на один период тактовой частоты. Последовательность импульсов частоты f/n на выходе делител 41 (второй выход блока 11 синхронизации синхронизирует п-е разр ды регистров 1-7 сдвига, а последовательность импульсов частоты f/n на выходе элемента 42 задержки (п тый выход блока 11 синхронизации) синхронизирует первые разр ды регистров 1-7 сдвига.Adjustment of the calculator is carried out by setting constant coefficients A, B, C, D and initial conditions,. and A preliminary calculation of the constant coefficients A, B, C, D for frequently implemented types of integro-differential converters is performed according to the formulas given in the table, where K is the coefficient of the condition; T, T, T -posto. time information; h is the step of sequential conversion of the input quantity X to the output Y, which is selected from the condition of a given accuracy. The integral-differential calculator operates with binary variables, for which relation (1) takes the following form | .. ,, MJ “- binary variable by j bits of the value Y - binaries j of bits of the values X, KV. , X, respectively. Integrated differential transmitter works as follows. Shift register 1 contains n-1 times a row and is supplemented with an element of 19 delay-to n bits. Register 1 is written in the forward or additional (if 0) code is the binary code of the initial condition. Registers 2 and 7 of Shift contain n-1 bit and are cleared in the initial state. In registers 3 and 5 shift, which contain n bits, write binary codes of the absolute values of the initial conditions responsibly. Registers 4 and b each contain 2p bits. The lower n bits of register 4 write the binary code of the coefficient A, and the high bits of the coefficient B. The lower bits of the register 6 write the binary code of the coefficient D, and the higher n bits of the coefficient C. The signs of the coefficients B, C, and D are written in the three-bit register 46 is the block of 10 1sign, and the sign is the initial condition. - trigger 50 block 10 characters. The signs of the initial conditions X. and .a are recorded, respectively, in the second and third bits of the three-digit j shift register 45 of the 10-pin block. The sign of the coefficient A is always positive and does not require pre-installation. The 4Q clock generator of the synchronization unit 11 generates a sequence of frequency pulses f, which is divided by divider 41 n times and then delayed by delay element 42 by one clock period. The sequence of frequency pulses f / n at the output of divider 41 (the second output of synchronization unit 11 synchronizes the nth bits of shift registers 1-7, and the sequence of frequency pulses f / n at the output of delay element 42 (fifth output of synchronization unit 11) synchronizes the first register bits 1-7 shift.

Триггер 43 со счетным входом выполн ет деление на две частоты выходной последовательности импульсов элемента 42 задержки. Поэтому на третьем выходе блока 11 синхронизации действует последовательность импульсов частоты f/2n, котора , в свою очередь, делитс делителем 44 в п раз. Таким образом, на выходе делител 44 (четвертый выход блока 11 синхронизации) действует последовательность импульсов частоты f/2n% период следовани которой определ ет врем вычислени на одном шаге.A trigger 43 with a counting input divides the output pulse train of delay element 42 into two frequencies. Therefore, the third output of the synchronization unit 11 is acted upon by a sequence of pulses of frequency f / 2n, which, in turn, is divided by divider 44 n times. Thus, at the output of the divider 44 (the fourth output of the synchronization unit 11), a sequence of pulses of frequency f / 2n% is valid which determines the computation time in one step.

Вычислени начинаютс после установки триггера 16 в единичное состо ние импульсом четвертого выхода блока 11 синхронизации. Сигнал пр мого выхода триггера 16 открывает элементы и 22, 23 и 28, а сигнал его инверсного выхода закрывает элементы И 20, 21, 24, 25, 29.The calculations begin after the trigger 16 is set to one state by the pulse of the fourth output of the synchronization unit 11. The direct output signal of the trigger 16 opens the elements and 22, 23 and 28, and the signal of its inverse output closes the elements And 20, 21, 24, 25, 29.

Двоичный код начального услови начина с младшего разр да,, сдвигаетс иэ регистра 1 через элемент 19 задержки, блок 12 формировани дополнительного кода, элементы И 22 и ИЛИ 33 в регистр 2.The binary code of the initial condition, starting with the least significant bit, is shifted from register 1 through delay element 19, additional code generation unit 12, elements AND 22 and OR 33 to register 2.

Блок 12 формировани дополнительного кода управл етс сигналом второго выхода блока 10 знака (сигналом триггера 50) так, что пр мой код регистра 1 про 1ускаетс без изменени , а дополнительный код регистра 1 преобразуетс в пр мой код. Таким образом, в регистр 2 записываетс двоичный код абсолютной величины начального услови | / знак которого хранитс в триггере 50 блока 10 знака.The additional code generation unit 12 is controlled by the second output signal of the 10 character block (trigger signal 50) so that the direct register code 1 proceeds without changing, and the additional register code 1 is converted into a direct code. Thus, in register 2 the binary code of the absolute value of the initial condition is written | / whose sign is stored in the trigger 50 of the block of 10 characters.

Единичный сигнал младшего разр да величины ( Y,- ) с выхода элемента ИЛИ 33 поступает на первый вход элемента И 27, на второй вход которого поступает синхронизирую щий импульс первого разр да с п того выхода блока 11 синхронизации. На выходе элемента И 27 формируетс импульс, который устанавливает триггер 17 р единичное состо ние.The unit low-order signal of the magnitude (Y, -) from the output of the element OR 33 is fed to the first input of the element AND 27, the second input of which receives a synchronizing pulse of the first discharge from the fifth output of the synchronization unit 11. At the output of the element 27, an impulse is formed, which sets the trigger 17 p for a single state.

В fTo врем на шине 36 действует сигнал знака входной величины Х. который записываетс в регистр 45 сдвига блока 10 знака, а по шине 37 пс ;ледовательно, начина с младшего разр да, поступает двоичный код абсолютного значени входной величины IXif , который через элементы И 23 и ИЛИ 34 записываетс в регистр 3 сдвига.At fTo, time on bus 36 acts on the sign signal of the input value X. which is recorded in the shift register 45 of the block of 10 characters, and on the bus 37 ps; therefore, starting from the least significant bit, the binary code of the absolute value of the input variable IXif enters, which 23 and OR 34 is written to shift register 3.

Двоичный код абсолютного значени начального услови (Х,-. , начина с младатего разр да, переписываетс последовательно с выхода регистра 3 сдвига через элементы И 28 и ИЛИ 35 в регистр 5/ сдвига, из которого сдвигаетс в регистр 7 сдвига , начина с младшего разр да, двоичный код абсолютного значени начального услови .j/ . Единичный сигнал младшего разр да величины / / с выхода регистра 5 сдвига по синхронизирующему сигналу п того выхода блока 11 синхронизации через элемент И 30 поступает на вход триггера 18, устанавлива его в единичное состо ние.The binary code of the absolute value of the initial condition (X, -., Starting at the bottom of the bit, is rewritten sequentially from the output of the shift register 3 through AND 28 and OR 35 into the shift register 5 / from which it shifts to shift register 7, starting with the least significant bit yes, the binary code of the absolute value of the initial condition .j /. A single signal of the lower bit value / / from the output of the shift register 5 by the synchronization signal of the fifth output of the synchronization unit 11 through the element 30 enters the input of the trigger 18, sets it to one of.

Триггеры 17 и 18 в единичном состо нии открывают элементы И 26 и 31 соответственно, через которые с выходов регистров 4 и 6 сдвигаThe triggers 17 and 18 in the single state open the elements And 26 and 31, respectively, through which from the outputs of the registers 4 and 6 of the shift

5 соответственно последовательно, начина с младшего разр да, сдвигаютс двоичные, коды коэффициентов А и D соответственно.5, respectively, sequentially, starting with the least significant bit, the binary codes of the coefficients A and D, respectively, are shifted.

Коэффициент А поступает через блокCoefficient A enters through the block.

0 13 формировани дополнительного кода на вход сумматора 9 в пр мом или дополнительном коде в зависимости от знака произведени . , сигнал которого действует на втором выходе блока 10 знака. Сигнал знака совпадает с сигналом знака Y,- , так как А70, и фс-рмируетс на пр мом выходе триггера 50, выходной сигнал которого через элемент И0 13 forming an additional code to the input of the adder 9 in the forward or additional code depending on the sign of the product. whose signal acts on the second output of the block 10 characters. The sign signal coincides with the sign signal Y, -, since A70, and fs is activated at the direct output of flip-flop 50, the output of which through the element

0 52, открытый сигналом инверсного выхода триггера 43, и элемент ИЛИ 56 поступает на второй выход блока 10 знака0 52, opened by the signal of the inverse output of the trigger 43, and the element OR 56 is fed to the second output of the block 10 characters

Коэффициент D поступает черезCoefficient D comes through

5 блок 14 формировани дополнительного кода на вход сумматора 9 в пр мом или дополнительном коде в зависимости от знака произведени .f сигнал которого формируетс 5 block 14 of forming an additional code to the input of the adder 9 in a direct or additional code, depending on the sign of the product. F whose signal is generated

0 элементом 49 неравнозначности, на входа которого поступает сигнал знака величины с выхода третьего разр да регистра 45 и Сигнал знака коэффициента D - с выхода третьего0 by the element 49 of inequality, the input of which receives the sign signal of the magnitude from the output of the third digit of register 45 and the sign signal of the coefficient D from the output of the third

5 разр да регистра 46 блока 10 знака. Сигнал знака , с выхода элемента 49 неравнозначности через элемент И 55, открытьй сигналом инверсного выхода триггера 43, и элемент5 bits yes register 46 block 10 characters. The sign signal, from the output of the inequality element 49 through the element And 55, is opened by the signal of the inverse output of the trigger 43, and the element

0 ИЛИ 57 поступает на третий выход блока 10 знака.0 OR 57 enters the third output of the block of 10 characters.

Таким образом, на входы сумматора 9 поступают в пр мом или дополнительном коде двоичные коды коэффициентов А и D, алгебраическа сумма которых с выхода одноразр дного последовательного сумматора 9 поступает на вход сумматора 8, на другой вход которого с выхода элемента ИЛИ 32Thus, at the inputs of the adder 9, the binary codes of the coefficients A and D, the algebraic sum of which, from the output of the one-bit sequential adder 9, goes to the input of the adder 8, to the other input from the output of the OR element 32, arrive in a direct or additional code.

поступает нулевой код, так как элементы И 20 и 21 закрыты сигналом инверсного выхода триггера 16.the zero code is received, since the elements 20 and 21 are closed by the signal of the inverse output of the trigger 16.

Алгебраическа сумма коэффициентов А и D с выхода одноразр дного сумматора 8 записываетс , начина The algebraic sum of the coefficients A and D from the output of the one-bit adder 8 is written, starting

Claims

1.Neslukhovsky K.S. Digital differential analyzers. M.,

Mechanical Engineering, 1968, pp.84 and 196, fig. 15 and 20.

2. USSR author's certificate according to application number 2715995 / 18-24,

5 cl. G 06 J 1/02, 01.22.79 (prototype).